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參數(shù)資料
| 型號： | MII-300GP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 300 MHz, MICROPROCESSOR, PGA296 |
| 封裝： | SPGA, 296 PIN |
| 文件頁數(shù)： | 44/257頁 |
| 文件大?。?/td> | 1234K |
| 代理商： | MII-300GP |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁當(dāng)前第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁
3-16
PRELIMINARY
Signal Descriptions
Advanci ng the S tandar ds
The Write-Back/Write-Through (WB/WT#)
input allows the system to define the write
policy of the on-chip cache on a line-by-line
basis. If WB/WT# is sampled high during a line
fill cycle and PWT is low, the line is defined as
write-back and is stored in the exclusive state. If
WB/WT# is sampled high during a write to a
write-through cache line (shared state) and
PWT is low, the line is transitioned to
write-back (exclusive state). If WB/WT# is
sampled low or PWT is high, the line is defined
as write-through and is stored in (line fill), or
remains in (write), the shared state. Table 3-8
(Page 3-16) lists the effects of WB/WT# on the
state of the cache line for various bus cycles.
3.2.11 Bus Arbitration
The bus arbitration signals (BOFF#, BREQ,
HOLD, and HLDA) allow the M II CPU to relin-
quish control of its local bus when requested by
another bus master device. Once the processor
Table 3-8. Effects of WB/WT# on
Cache Line State
BUS CYCLE
TYPE
PWT
WB/
WT#
WRITE
POLICY
MESI
STATE
Line Fill
0
Write-
through
Shared
Line Fill
0
1
Write-
back
Exclusive
Line Fill
1
x
Write-
through
Shared
Memory Write
(Note)
00
Write-
through
Shared
Memory Write
(Note)
01
Write-
back
Exclusive
Memory Write
(Note)
1x
Write-
through
Shared
Note: Only applies to memory writes to addresses that are currently
valid in the cache.
has released its bus, the bus master device can
then drive the local bus signals.
Back-Off (BOFF#) is an active low input that
forces the M II CPU to abort the current bus
cycle and relinquish control of the CPU's local
bus in the next clock. The M II CPU responds
to BOFF# by entering the bus hold state as
listed in Table 3-9 (Page 3-17). The M II CPU
remains in bus hold until BOFF# is negated.
Once BOFF# is negated, the M II CPU restarts
any aborted bus cycle in its entirety. Any data
returned to the M II CPU while BOFF# is
asserted is ignored. If BOFF# is asserted in the
same clock that ADS# is asserted, the M II CPU
may float ADS# while in the active low state.
Bus Request (BREQ) is an active high output
asserted by the M II CPU whenever a bus cycle
is pending internally. The M II CPU always
asserts BREQ in the first clock of a bus cycle
with ADS# as well as during bus hold and
address hold states if a bus cycle is pending. If
no additional bus cycles are pending, BREQ is
negated prior to termination of the current
cycle.
Bus Hold Request (HOLD) is an active high
input used to indicate that another bus master
requests control of the CPU's local bus. After
recognizing the HOLD request and completing
the current bus cycle or sequence of locked bus
cycles, the M II CPU responds by floating the
local bus and asserting the hold acknowledge
(HLDA) output. The bus remains granted to the
requesting bus master until HOLD is negated.
Once HOLD is sampled negated, the M II CPU
simultaneously drives the local bus and negates
HLDA.
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