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參數(shù)資料
| 型號： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁數(shù)： | 238/254頁 |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Electrical Specifications
238
December 2003 Revised March 2005
SPRS231D
5.16 Inter-Integrated Circuit (I
2
C) Timing
Table 535 assumes testing over recommended operating conditions (see Figure 550).
Table 535. I
2
C Signals (I2C.SDA and I2C.SCL) Switching Characteristics
NO.
PARAMETER
STANDARD
MODE
FAST
MODE
UNIT
MIN
10
MAX
MIN
MAX
IC1
t
c(SCL)
Cycle time, I2C.SCL
2.5
μ
s
IC2
t
su(SCLH-SDAL)
Setup time, I2C.SCL high before I2C.SDA low (for a repeated
START condition)
4.7
0.6
μ
s
IC3
t
h(SCLL-SDAL)
Hold time, I2C.SCL low after I2C.SDA low (for a repeated START
condition)
4
0.6
μ
s
IC4
t
w(SCLL)
t
w(SCLH)
t
su(SDA-SDLH)
t
h(SDA-SDLL)
t
w(SDAH)
t
r(SDA)
t
r(SCL)
t
f(SDA)
t
f(SCL)
t
su(SCLH-SDAH)
t
w(SP)
C
b
Pulse duration, I2C.SCL low
4.7
1.3
μ
s
μ
s
ns
μ
s
μ
s
ns
IC5
IC6
Pulse duration, I2C.SCL high
4
0.6
Setup time, I2C.SDA valid before I2C.SCL high
Hold time, I2C.SDA valid after I2C.SCL low (for I
2
C bus devices)
250
100
IC7
0
0
0.9
IC8
IC9
Pulse duration, I2C.SDA high between STOP and START conditions
4.7
1.3
Rise time, I2C.SDA
1000
§
1000
§
300
§
300
§
300
§
300
§
300
§
300
§
IC10
Rise time, I2C.SCL
ns
IC11
IC12
Fall time, I2C.SDA
ns
Fall time, I2C.SCL
ns
μ
s
ns
IC13
Setup time, I2C.SCL high before I2C.SDA high (for STOP condition)
4.0
0.6
IC14
IC15
In the master-only I
2
C operating mode of OMAP5912, minimum cycle time for I2C.SCL is 12
μ
s.
The maximum t
h(SCLL-SDAL)
has only to be met if the device does not stretch the low period (t
w(SCLL)
) of the I2C.SCL signal.
§
Max of fall and rise times were measured while considering an internal pullup value of 520
.
C
b
= The total capacitance of one bus line in pF.
Pulse duration, spike (must be suppressed)
0
50
Capacitive load for each bus line
400
400
pF
IC10
IC8
IC4
IC3
IC7
IC12
IC5
IC6
IC14
IC13
IC2
IC3
Stop
Start
Repeated
Start
Stop
I2C.SDA
I2C.SCL
IC1
NOTES: A. A device must internally provide a hold time of at least 300 ns for the I2C.SDA signal (referred to the V
IHmin
of the I2C.SCL signal
)
to bridge the undefined region of the falling edge of I2C.SCL.
B. The maximum t
h(SCLLSDAL)
has only to be met if the device does not stretch the LOW period (t
w(SCLL)
) of the I2C.SCL signal.
C. A Fast-mode I
2
C-bus device can be used in a Standard-mode I
2
C-bus system, but the requirement t
su(SDASDLH)
250 ns must
then be met. This will automatically be the case if the device does not stretch the LOW period of the I2C.SCL signal. If such a device
does stretch the LOW period of the I2C.SCL signal, it must output the next data bit to the I2C.SDA line t
r
max + t
su(SDASDLH)
=
1000 + 250 = 1250 ns (according to the standard-mode I
2
C-bus specification) before the I2C.SCL line is released.
D. C
b
= total capacitance of one bus line in pF. If mixed with fast-mode devices, faster fall times are allowed.
Figure 550. I
2
C Timings
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PPB3781 | LOW VOLTAGE SPEECH CIRCUIT |
| PQ030EZ01Z | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZZ | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ033EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| POMAP5912ZDYA | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Texas Instruments 功能描述:POMAP5912, BGA 19X19 (-40/85 AMBIENT ) - Trays |
| POMAP710AGZG | 制造商:Texas Instruments 功能描述: |
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| POMONA5514-RS | 制造商:Pomona Electronics 功能描述:SOIC SMT clip kit |
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