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參數(shù)資料
| 型號： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應用處理器 |
| 文件頁數(shù)： | 183/254頁 |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Functional Overview
183
December 2003 Revised March 2005
SPRS231D
There are seven ports enabling:
Memory-to-memory transfers
Peripheral-to-memory transfers
Memory-to-peripheral transfers
Peripheral-to-peripheral transfers
Binary backward-compatible by default configuration
Up to four logical channels active in parallel
The logical channel dedicated to the display, LCh-D, has several additional features:
Channel can be shared by two LCD controllers
Supports both single- and dual-block modes
Supports separate indexing and numbering for dual-block mode for both elements and frames
3.10 DSP DMA Controller
The DSP subsystem has its own dedicated DMA controller, which is entirely independent of the MPU or the
system DMA controller. The DSP DMA controller has many of the same major features as the system DMA
controller.
The DSP DMA Controller has six generic channels and five physical ports available for source or destination
data. These five ports are the SARAM port, DARAM port, EMIF (external memory port), DSP TIPB port, and
MPUI port. The DSP may configure the DSP DMA controller to transfer data between the SARAM, DARAM,
EMIF, and TIPB ports; but the MPUI port is a dedicated port used for MPU or system DMA initiated transfers
to DSP subsystem resources. The SARAM and DARAM ports are used to access local DSP memories and
the TIPB port is used to access the registers of the DSP peripherals. The EMIF port of the DSP DMA controller
is used to access the Traffic Controller via the DSP MMU (Memory Management Unit).
3.11 Traffic Controller (Memory Interfaces)
The traffic controller (TC) manages all accesses by the MPU, DSP, system DMA, and local bus to the
OMAP5912 system memory resources. The TC provides access to three different memory interfaces:
external memory interface slow (EMIFS), external memory interface fast (EMIFF), and internal memory
interface (OCP T1). The OCP T1 allows access to the 250K bytes of on-chip frame buffer. The EMIFS provides
16-bit-wide access to asynchronous or synchronous memories or devices.
The EMIFF provides 16-bit-wide access to SDR, mobile SDR, and mobile DDR memories.
The TC provides the functions of arbitrating contending accesses to the same memory interface from different
initiators (MPU, DSP, system DMA, local bus), synchronization of accesses due to the initiators and the
memory interfaces running at different clock rates, and the buffering of data allowing burst access for more
efficient multiplexing of transfers from multiple initiators to the memory interfaces.
The TC architecture allows simultaneous transfers between initiators and different memory interfaces without
penalty. For instance, if the MPU is accessing the EMIFF at the same time the DSP is accessing the IMIF,
transfers may occur simultaneously since there is no contention for resources. There are three separate ports
to the TC from the system DMA (one for each of the memory interfaces), allowing for greater bandwidth
capability between the system DMA and the TC.
相關PDF資料 |
PDF描述 |
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| PQ030EZ01Z | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZZ | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ033EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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