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參數(shù)資料
| 型號(hào)： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁(yè)數(shù)： | 201/254頁(yè) |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Electrical Specifications
201
December 2003 Revised March 2005
SPRS231D
5.7
External Memory Interface Timing
Some EMIFF and EMIFS output terminals have the following particularity:
A serial resistor of 20
is included at the output of the terminal to match with PCB line impedance and ensure
proper signal integrity. See Table 23 (ZDY Package Terminal Characteristics) and Table 24 (ZZG Package
Terminal Characteristics) for the list of terminals, which are concerned.
PAD
R
20
GZ
HHV
A
MODE
Y
5.7.1 EMIFS/NOR Flash Interface Timing
Table 59 and Table 510 assume testing over recommended operating conditions
(see Figure 59 through
Figure 520).
Table 59. EMIFS/NOR Flash Interface Timing Requirements
NO
DV
DD5
= 1.8 V/2.75 V/3.3 V
NOMINAL
UNIT
MIN
MAX
F5
t
su(DV-OEH)
t
h(OEH-DV)
t
w(RDYV)
Setup time, read data valid before FLASH.OE high
Async modes
20.7
ns
F6
Hold time, read data valid after FLASH.OE high
Async modes
4.1
ns
F7
FLASH.RDY low duration
Async modes
3P + 2.6
ns
F8
t
su(RDYIV-OEH)
Setup time, FLASH.RDY high before FLASH.OE
high
Async modes
3P + 22.7
ns
F21
t
su(DV-AIV)
t
h(AIV-DV)
Setup time, read data valid before Address invalid
Async modes
25.3
ns
F22
Hold time, read data valid after Address invalid
Async modes
3.5
ns
F33
t
h(CLKH-DV)
Hold time, read data valid after FLASH.CLK
Sync
modes
RT=0
§
RT=1
§
RT=0
§
RT=1
§
RT=0
§
RT=1
§
RT=0
§
RT=1
§
3.6
ns
13.54
F34
t
su(DV-CLKH)
Setup time, read data valid before FLASH.CLK
Sync
modes
16.4
ns
1
F38
t
su(RDYV-CLKH)
Setup time, FLASH.RDY low before FLASH.CLK
Sync
modes
18.4
ns
1.1
F39
t
h(CLKH-RDYIV)
Hold time, FLASH.DRY low after FLASH.CLK
Sync
modes
4.7
ns
10.8
The maximum EMIFS/flash clock rate is limited to the maximum traffic controller clock rate for the OMAP5912, provided all EMIFS/flash timing
constraints are met.
P = EMIFS clock period (Ref_clk)
§
When the RT field in the EMIFS configuration register is set, input data is retimed to the external FLASH.CLK signal. The RT=1 setting is only
valid in synchronous modes. The RT = 0 setting in synchronous modes is assured only for EMIFS clock (Ref_clk) frequencies of 50 MHz and
lower.
相關(guān)PDF資料 |
PDF描述 |
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| PQ030EZ01Z | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ030EZ01ZZ | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
| PQ033EZ01ZP | DEVICE SPECIFICATION FOR VOLTAGE REGULATOR |
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參數(shù)描述 |
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