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參數(shù)資料
| 型號(hào)： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁(yè)數(shù)： | 228/254頁(yè) |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Electrical Specifications
228
December 2003 Revised March 2005
SPRS231D
Table 523. McBSP as SPI Master or Slave Timing Requirements (CLKSTP = 10b, CLKXP = 1)
NO.
MASTER
MIN
SLAVE
MIN
UNIT
MAX
MAX
M49
M50
t
su(DRV-CKXH)
t
h(CKXH-DRV)
Setup time, MCBSPx.DR valid before MCBSPx.CLKX high
33.25
0
ns
Hold time, MCBSPx.DR valid after MCBSPx.CLKX high
1
6P + 9
ns
Setup time, MCBSPx.FSX low before
MCBSPx.CLKX low
McBSP1
5
M51
t
su(FXL-CKXL)
McBSP2
5
ns
McBSP3
6
M52
P =1/(DSPPER_CK or DSPXOR_CK) for McBSP1 and McBSP3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP2.
For all SPI slave modes, CLKG is programmed as 1/2 of the internal reference clock by setting CLKSM = CLKGDV = 1.
t
c(CKX)
Cycle time, MCBSPx.CLKX
2P
16P
ns
Table 524. McBSP as SPI Master or Slave Switching Characteristics (CLKSTP = 10b, CLKXP = 1)
NO.
PARAMETER
MASTER
MIN
SLAVE
UNIT
MAX
MIN
MAX
M43
t
h(CKXH-FXL)
Hold time, MCBSPx.FSX low after MCBSPx.CLKX
high
§
Delay time, MCBSPx.FSX low to MCBSPx.CLKX low
§#
C 10.5
P + 8.25
ns
M44
t
d(FXL-CKXL)
t
d(CKXL-DXV)
2C 10.5
P + 8.25
ns
M45
P =1/(DSPPER_CK or DSPXOR_CK) for McBSP1 and McBSP3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP2.
For all SPI slave modes, CLKG is programmed as 1/2 of the internal reference clock by setting CLKSM = CLKGDV = 1.
§
T = CLKX period = (1 + CLKGDV) * P
C = CLKX low pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2) * P when CLKGDV is even.
FSRP = FSXP = 1. As a SPI master, MCBSPx.FSX is inverted to provide active-low slave-enable output. As a slave, the active-low signal input
on MCBSPx.FSX and MCBSPx.FSR is inverted before being used internally.
CLKXM = FSXM = 1, CLKRM = FSRM = 0 for master McBSP
CLKXM = CLKRM = FSXM = FSRM = 0 for slave McBSP
#
MCBSPx.FSX must be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master
clock (MCBSPx.CLKX).
Delay time, MCBSPx.CLKX low to MCBSPx.DX valid
9.75
10.25
2.75
5P + 34.5
ns
LSB
MSB
M51
M44
M52
M43
M45
M49
M50
Bit 0
Bit 0
Bit (n1)
Bit (n2)
Bit (n3)
Bit (n4)
Bit (n1)
Bit (n2)
Bit (n3)
Bit (n4)
MCBSPx.CLKX
MCBSPx.FSX
MCBSPx.DX_or
_DR_(Master)
MCBSPx.DX_or
_DR_(Slave)
Figure 538. McBSP Timings as SPI Master or Slave: CLKSTP = 10b, CLKXP = 1
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