參數(shù)資料
型號： POMAP5912ZDY
廠商： Texas Instruments, Inc.
英文描述： CONN DIN PLUG VERT 96POS 3ROWS
中文描述： 應用處理器
文件頁數(shù)： 222/254頁
文件大?。?/td> 2467K
代理商： POMAP5912ZDY
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Electrical Specifications
222
December 2003 Revised March 2005
SPRS231D
5.10 Multichannel Buffered Serial Port (McBSP) Timing
5.10.1
McBSP Transmit and Receive Timing
Table 517 and Table 518 assume testing over recommended operating conditions (see Figure 534 and
Figure 535). In Table 517 and Table 518,
ext
indicates that the device pin is configured as an input (slave)
driven by an external device and int indicates that the pin is configured as an output (master).
Table 517. McBSP Timing Requirements
NO.
MIN
MAX
UNIT
M11
t
c(CKRX)
t
w(CKRX)
Cycle time, CLKR/X
CLKR/X ext
2P
ns
M12
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
0.45P
ns
McBSP1
CLKR/X ext
18
M13
t
r
Rise time, CLKR/X, MCBSP2.FSR/X
McBSP2
CLKR/X ext
MCBSP2.FSR/X ext
18
ns
McBSP3
CLKR/X ext
9
McBSP1
CLKR/X ext
18
M14
t
f
Fall time, CLKR/X, MCBSP2.FSR/X
McBSP2
CLKR/X ext
MCBSP2.FSR/X ext
18
ns
McBSP3
CLKR/X ext
CLKX int
§
CLKX ext
§
9
McBSP1
(FSX)
34
1
M15
t
su(FRH-CKRL)
Setup time, external receiver frame sync
(FSR/X) high before CLKR/X low
McBSP2
(FSR)
CLKR int
25
ns
CLKR ext
CLKX int
§
CLKX ext
§
CLKX int
§
CLKX ext
§
0
McBSP3
(FSX)
33
1
McBSP1
(FSX)
1.5
7.5
M16
t
h(CKRL-FRH)
Hold time, external receiver frame sync
(FSR/X) high after CLKR/X low
McBSP2
(FSR)
CLKR int
1
ns
CLKR ext
CLKX int
§
CLKX ext
§
CLKX int
§
CLKX ext
§
8.5
McBSP3
(FSX)
1.25
9
McBSP1
33
0
M17
t
su(DRV-CKRL)
Setup time, DR valid before CLKR/X low
McBSP2
CLKR int
27.75
ns
CLKR ext
CLKX int
§
CLKX ext
§
CLKX int
§
CLKX ext
§
1
McBSP3
32
1
McBSP1
1.5
8
M18
t
h(CKRL-DRV)
Hold time, DR valid after CLKR/X low
McBSP2
CLKR int
1
ns
CLKR ext
CLKX int
§
CLKX ext
§
8.25
McBSP3
1.25
9.75
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, the timing references of that signal are
also inverted.
P = 1/(DSPPER_CK or DSPXOR_CK) for McBSP 1 and 3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP 2.
§
For McBSP1 and McBSP3, the receiver clock and frame sync inputs are driven by FSX and CLKX via internal loopback connections enabled
via software configuration.
相關PDF資料
PDF描述
PPB3781 LOW VOLTAGE SPEECH CIRCUIT
PQ030EZ01Z DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZZ DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ033EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
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