
Contents
12
December 2003 Revised March 2005
SPRS231D
Section
Page
3.7
DSP Public Peripherals
3.7.1
Multichannel Buffered Serial Ports (McBSP1 and 3)
3.7.2
Multichannel Serial Interfaces (MCSI1 and 2)
Shared Peripherals
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3.8.1
Mailbox Registers
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3.8.2
General-Purpose Timers
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3.8.3
Serial Port Interface (SPI)
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3.8.4
Universal Asynchronous Receiver/Transmitter (UART)
3.8.5
I
2
C Master/Slave Interface
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3.8.6
Multichannel Buffered Serial Port (McBSP2)
3.8.7
Multimedia Card/Secure Digital (MMC/SDIO2) Interface
3.8.8
General-Purpose I/O (GPIO)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8.9
32-kHz Synchro Counter
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System DMA Controller
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DSP DMA Controller
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Traffic Controller (Memory Interfaces)
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Interprocessor Communication
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3.12.1
MPU/DSP Mailbox Registers
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3.12.2
MPU Interface (MPUI)
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3.12.3
MPU/DSP Shared Memory
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DSP Hardware Accelerators
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3.13.1
DCT/iDCT Accelerator
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3.13.2
Motion Estimation Accelerator
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3.13.3
Pixel Interpolation Accelerator
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Power Supply Connection Examples
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3.14.1
Core and I/O Voltage Supply Connections
3.14.2
Core Voltage Noise Isolation
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3.8
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3.9
3.10
3.11
3.12
3.13
3.14
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4
Documentation Support
4.1
Device and Development-Support Tool Nomenclature
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5
Electrical Specifications
5.1
Absolute Maximum Ratings
5.2
Recommended Operating Conditions
5.3
Electrical Characteristics Over Recommended Operating Case Temperature Range
5.4
Timing Parameter Symbology
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5.5
Clock Specifications
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5.5.1
32-kHz Oscillator and Input Clock
5.5.2
Base Oscillator (12, 13, or 19.2 MHz) and Input Clock
5.6
Reset Timing
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5.6.1
OMAP5912 Device Reset
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5.6.2
OMAP5912 MPU Core Reset
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5.7
External Memory Interface Timing
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5.7.1
EMIFS/NOR Flash Interface Timing
5.7.2
EMIFS/NAND Flash Timing
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