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參數(shù)資料
| 型號： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁數(shù)： | 169/254頁 |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Functional Overview
169
December 2003 Revised March 2005
SPRS231D
3.5.7 DES/3DES (MPU Only)
The DES/3DES module provides hardware-accelerated data encryption/decryption functions. It can run either
the single DES algorithm or the triple DES algorithm in compliance with FIPS 46-3 standard. It supports
electronic codebook (ECB) and cipher-block chaining (CBC) modes of operation. It does not support the
cipher-feedback (CF) and the output-feedback (OFB) modes of operation in hardware.
The DES/3DES module includes the following features:
8-byte input and output buffers
56-bit key size, plus 8-bit error detection per key (up to 3 keys)
16 (DES) round cycles per 8 bytes of data block
48 (3DES) round cycles per 8 bytes of data block
Write and read DMA channels
MPU write and read
No IRQs
3.5.8 SHA1/MD5 (MPU Only)
The SHA1/MD5 security module provides hardware-accelerated hash functions. It can run either the SHA-1
algorithm in compliance with FIPS 180-1 standard, or the MD5 message-digest algorithm developed by Rivest
in 1991. Up to 2
27
-1 bytes (128M bytes) of data can be hashed in a single operation to produce a 160-bit
signature in the case of SHA-1, and 128-bit signature in the case of MD5.
NOTE:
The SHA-1 algorithm takes 80 steps per 512-bit block of data to be processed.
The MD5 algorithm takes 64 steps per 512-bit block of data to be processed.
Each step takes one clock cycle.
Blocks are processed sequentially, which means that to start processing a new block, the accelerator
must wait for the end of the previous 80 operation steps (for SHA-1, 64 for MD5) of the previous block.
The SHA-1/MD5 can interface with a host or with a DMA.
3.6
MPU Public Peripherals
Peripherals on the MPU Public Peripheral bus may only be accessed by the MPU and the system DMA
controller, which is configured by the MPU. This bus is called a public bus because it is accessible by the
system DMA controller. The DSP cannot access peripherals on this bus.
3.6.1 USB Interface
The OMAP5912 processor provides several varieties of USB functionality, including:
USB host: OMAP5912 provides a three-port USB Specification Revision 1.1-compliant host controller,
which is based on the OHCI Specification for USB Release 1.0a.
USB device: OMAP5912 provide a full-speed USB device.
USB On-The-Go (OTG): OMAP5912 acts as an OTG dual-role device; the USB device functionality and
one port of the USB host controller act in concert to provide an OTG port.
Flexible multiplexing of signals from the OMAP5912 USB host controller, USB function controller, and other
peripherals allows for a wide variety of system-level USB capabilities. Many of the OMAP5912 pins can be
used for USB-related signals or for signals from other peripherals. The top-level pin multiplexing controls each
pin individually and allows for the selection of one of several possible internal pin signal interconnections.
When these shared pins are programmed for use as USB signals, the OMAP5912 USB signal multiplexing
selects how the signals associated with the three OMAP5912 USB host ports and the OMAP5912 USB
function controller can be brought out to OMAP5912 pins.
相關(guān)PDF資料 |
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