參數(shù)資料
型號： POMAP5912ZDY
廠商： Texas Instruments, Inc.
英文描述： CONN DIN PLUG VERT 96POS 3ROWS
中文描述： 應(yīng)用處理器
文件頁數(shù)： 219/254頁
文件大?。?/td> 2467K
代理商： POMAP5912ZDY
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Electrical Specifications
219
December 2003 Revised March 2005
SPRS231D
5.9
EMIFF/Mobile DDR SDRAM Timing
Table 515 and Table 516 assume testing over recommended operating conditions
(see Figure 531
through Figure 533).
Table 515. EMIFF/Mobile DDR SDRAM Timing Requirements
NO
DV
DD4
= 1.8 V
NOMINAL
UNIT
MIN
MAX
DD17
t
su(DV-DQSL/H)
Setup time, SDRAM.D[15:0] input data valid to
SDRAM.DQSL/H input high or low
DLL phase
= 72
°
0.76 0.2P
ns
DD18
t
h(DQSL/H-DV)
Hold time, SDRAM.DQSL/H input high or low to
SDRAM.D[15:0] input data valid before
SDRAM.D[15:0] expires
DLL phase
= 72
°
0.2P + 0.8
ns
P = SDRAM.CLK period in nanoseconds.
DLL phase value is defined in the EMIFF DLL read control register (DLL_PHASE bit). The delay time assume that WRITE_OFFSET bits value = 0
(in DLL_URD_CONTROL and DLL_LRD_CONTROL registers).
Table 516. EMIFF/Mobile DDR SDRAM Switching Characteristics
NO
PARAMETER
DV
DD4
= 1.8 V
NOMINAL
UNIT
MIN
P
MAX
DD1
t
c(CLK)
t
w(CLK)
t
osu(CLKH-CSL)
t
oh(CLKH-CSH)
Cycle time, SDRAM.CLK/SDRAM.DDR-CLK
ns
DD2
Pulse duration, SDRAM.CLK/SDRAM.DDR-CLK
0.45P
0.55P
ns
DD3
Output setup time, SDRAM.CLK high to SDRAM.CS low
0.5P 3.21
ns
DD4
Output hold time, SDRAM.CLK high to SDRAM.CS high
0.5P 3.21
ns
DD5
t
osu(CLKH-RASL)
t
osu(CLKH-CASL)
t
oh(CLKH-RASH)
t
oh(CLKH-CASH)
Output setup time, SDRAM.CLK high to SDRAM.RAS low
0.5P 3.21
ns
DD5A
Output setup time, SDRAM.CLK high to SDRAM.CAS low
0.5P 3.21
ns
DD6
Output hold time, SDRAM.CLK high to SDRAM.RAS high
0.5P 3.21
ns
DD6A
Output hold time, SDRAM.CLK high to SDRAM.CAS high
0.5P 3.21
ns
DD7
t
osu(CLKH-BAV)
Output setup time, SDRAM.CLK high to SDRAM.BA[1:0] bank
select valid
0.5P 3.21
ns
DD8
t
oh(CLKH-BAIV)
Output hold time, SDRAM.CLK high to SDRAM.BA[1:0] bank
select invalid
0.5P 3.21
ns
DD9
t
osu(CLKH-AV)
Output setup time, SDRAM.CLK high to SDRAM.A[13:0] address
valid
0.5P 3.71
ns
DD10
t
oh(CLKH-AIV)
Output hold time, SDRAM.CLK high to SDRAM.A[13:0] address
invalid
0.5P 3.71
ns
DD11
t
osu(CLKH-WEL)
t
oh(CLKH-WEH)
Output setup time, SDRAM.CLK high to SDRAM.WE low
0.5P 3.21
ns
DD12
Output hold time, SDRAM.CLK high to SDRAM.WE high
0.5P 3.21
ns
DD13
t
osu(DV-DQSL/H)
Output setup time, SDRAM.DQSL/H
(DQML/U) high/low to SDRAM.D[15:0] valid
DLL phase = 72
°
0.3P 2.12
ns
DD14
t
oh(DQSL/H-DV)
Output hold time, SDRAM.DQSL/H high or
low (DQML/U) to SDRAM.D[15:0]
DLL phase = 72
°
0.7P 6.28
ns
P = SDRAM.CLK period in nanoseconds
The maximum EMIFF/SDRAM clock rate is limited to the maximum traffic controller clock rate for the OMAP5912.
相關(guān)PDF資料
PDF描述
PPB3781 LOW VOLTAGE SPEECH CIRCUIT
PQ030EZ01Z DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZZ DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ033EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
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參數(shù)描述
POMAP5912ZDYA 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Texas Instruments 功能描述:POMAP5912, BGA 19X19 (-40/85 AMBIENT ) - Trays
POMAP710AGZG 制造商:Texas Instruments 功能描述:
POMONA 5514-RS 制造商:Pomona 功能描述:CLIP KIT SOIC
POMONA5514-RS 制造商:Pomona Electronics 功能描述:SOIC SMT clip kit
PON15 功能描述:保險(xiǎn)絲 NRN 15 A CART RoHS:否 制造商:Littelfuse 產(chǎn)品:Surface Mount Fuses 電流額定值:0.5 A 電壓額定值:600 V 保險(xiǎn)絲類型:Fast Acting 保險(xiǎn)絲大小/組:Nano 尺寸:12.1 mm L x 4.5 mm W 安裝風(fēng)格: 端接類型:SMD/SMT 系列:485
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