參數(shù)資料
型號(hào)： POMAP5912ZDY
廠商： Texas Instruments, Inc.
英文描述： CONN DIN PLUG VERT 96POS 3ROWS
中文描述： 應(yīng)用處理器
文件頁數(shù)： 215/254頁
文件大?。?/td> 2467K
代理商： POMAP5912ZDY
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Electrical Specifications
215
December 2003 Revised March 2005
SPRS231D
5.8
EMIFF/SDR SDRAM Interface Timing
Table 513 and Table 514 assume testing over recommended operating conditions
(see Figure 525
through Figure 530).
Table 513. EMIFF/SDR SDRAM Interface Timing Requirements
NO
DV
DD4
= 1.8 V
NOMINAL
DV
DD4
= 2.75 V/3.3 V
NOMINAL
UNIT
MIN
MAX
MIN
MAX
SD7
t
su(DV–CLKH)
t
h(CLKH–DV)
Setup time, read data valid before SDRAM.CLK high
1
1
ns
SD8
Hold time, read data valid after SDRAM.CLK high
1.5
1.5
ns
Table 514. EMIFF/SDR SDRAM Interface Switching Characteristics
NO
PARAMETER
DV
DD4
= 1.8 V
NOMINAL
DV
DD4
= 2.75 V/3.3 V
NOMINAL
UNIT
MIN
MAX
MIN
MAX
SD1
t
c(CLK)
t
w(CLK)
Cycle time, SDRAM.CLK
P
P
ns
SD2
Pulse duration, SDRAM.CLK high or low
0.45P
0.55P
0.45P
0.55P
ns
SD3
t
d(CLKH–DQMV)
Delay time, SDRAM.CLK high to SDRAM.DQMx
valid
1.20 + D
§
1.22 + D
§
ns
SD4
t
d(CLKH–DQMIV)
Delay time, SDRAM.CLK high to SDRAM.DQMx
invalid
0 + D
§
0 + D
§
ns
SD5
t
d(CLKH–AV)
Delay time, SDRAM.CLK high to
SDRAM.A[13:0] address valid
0.5P + 1.49
0.5P + 1.63
ns
SD6
t
d(CLKH–AIV)
Delay time, SDRAM.CLK high to
SDRAM.A[13:0] address invalid
0.5P
0.5P
ns
SD9
t
d(CLKH–SDCASL)
Delay time, SDRAM.CLK high to SDRAM.CAS
low
0.5P
0.5P + 1.18
0.5P
0.5P + 1.40
ns
SD10
t
d(CLKH–SDCASH)
Delay time, SDRAM.CLK high to SDRAM.CAS
high
0.5P
0.5P + 1.18
0.5P
0.5P + 1.40
ns
SD11
t
d(CLKH–DV)
Delay time, SDRAM.CLK high to
SDRAM.D[15:0] data valid
0.5P + 0.60
0.5P + 0.75
ns
SD12
t
d(CLKH–DIV)
Delay time, SDRAM.CLK high to
SDRAM.D[15:0] data invalid
0.5P
0.5P
ns
SD13
t
d(CLKH–SDWEL)
Delay time, SDRAM.CLK high to SDRAM.WE
low
0.5P
0.5P + 1.26
0.5P
0.5P + 1.44
ns
SD14
t
d(CLKH–SDWEH)
Delay time, SDRAM.CLK high to SDRAM.WE
high
0.5P
0.5P + 1.26
0.5P
0.5P + 1.44
ns
SD15
t
d(CLKH–BAV)
Delay time, SDRAM.CLK high to
SDRAM.BA[1:0] valid
0.5P + 1.44
0.5P + 1.55
ns
SD16
t
d(CLKH–BAIV)
Delay time, SDRAM.CLK high to
SDRAM.BA[1:0] invalid
0.5P
0.5P
ns
SD17
t
d(CLKH–RASL)
Delay time, SDRAM.CLK high to SDRAM.RAS
low
0.5P
0.5P + 1.50
0.5P
0.5P + 1.78
ns
SD18
t
d(CLKH–RASH)
Delay time, SDRAM.CLK high to SDRAM.RAS
high
0.5P
0.5P + 1.50
0.5P
0.5P + 1.78
ns
The maximum EMIFF/SDRAM clock rate is limited to the maximum traffic controller clock rate for the OMAP5912.
P = SDRAM.CLK period in nanoseconds.
§
D is an external delay element of between 2 ns to 5 ns that must be added to the OMAP5912 DQM signal for proper operation with SDRAMs.
相關(guān)PDF資料
PDF描述
PPB3781 LOW VOLTAGE SPEECH CIRCUIT
PQ030EZ01Z DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ030EZ01ZZ DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
PQ033EZ01ZP DEVICE SPECIFICATION FOR VOLTAGE REGULATOR
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參數(shù)描述
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POMAP710AGZG 制造商:Texas Instruments 功能描述:
POMONA 5514-RS 制造商:Pomona 功能描述:CLIP KIT SOIC
POMONA5514-RS 制造商:Pomona Electronics 功能描述:SOIC SMT clip kit
PON15 功能描述:保險(xiǎn)絲 NRN 15 A CART RoHS:否 制造商:Littelfuse 產(chǎn)品:Surface Mount Fuses 電流額定值:0.5 A 電壓額定值:600 V 保險(xiǎn)絲類型:Fast Acting 保險(xiǎn)絲大小/組:Nano 尺寸:12.1 mm L x 4.5 mm W 安裝風(fēng)格: 端接類型:SMD/SMT 系列:485
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