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參數(shù)資料
| 型號(hào)： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁數(shù)： | 223/254頁 |
| 文件大?。?/td> | 2467K |
| 代理商： | POMAP5912ZDY |
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Electrical Specifications
223
December 2003 Revised March 2005
SPRS231D
Table 517. McBSP Timing Requirements
(Continued)
NO.
UNIT
MAX
MIN
33.5
McBSP1
CLKX int
§
CLKX ext
§
1
M19
t
su(FXH-CKXL)
Setup time, external transmit frame sync (FSX)
high before CLKX low
McBSP2
CLKX int
25.25
ns
CLKX ext
CLKX int
§
CLKX ext
§
CLKX int
§
CLKX ext
§
0
McBSP3
33.25
1
McBSP1
1.5
7.5
M20
t
h(CKXL-FXH)
Hold time, external transmit frame sync (FSX)
high after CLKX low
McBSP2
CLKR int
1
ns
CLKR ext
CLKX int
§
CLKX ext
§
7.75
McBSP3
1.25
9.25
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, the timing references of that signal are
also inverted.
P = 1/(DSPPER_CK or DSPXOR_CK) for McBSP 1 and 3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP 2.
§
For McBSP1 and McBSP3, the receiver clock and frame sync inputs are driven by FSX and CLKX via internal loopback connections enabled
via software configuration.
Table 518. McBSP Switching Characteristics
§
NO.
PARAMETER
MIN
MAX
UNIT
M0
t
d(CKSH-CKRXH)
Delay time, CLKS high to CLKR/X high for internal
CLKR/X generated from CLKS input
McBSP1
CLKR/X int
3.5
31.5
ns
M1
t
d(CKRX)
t
d(CKRXH)
t
d(CKRXL)
Cycle time, CLKR/X
CLKR/X int
2P
M2
Pulse duration, CLKR/X high
CLKR/X int
0.90D
1.10D
ns
M3
Pulse duration, CLKR/X low
CLKR/X int
0.90C
1.10C
ns
M4
t
d(CKRH-FRV)
Delay time, CLKR high to internal FSR valid
McBSP2
CLKR int
7.5
5.5
ns
CLKR ext
3
24
McBSP1
CLKX int
8
7.5
CLKX ext
3.5
32
M5
t
d(CKXH-FXV)
Delay time, CLKX high to internal FSX valid
McBSP2
CLKX int
6.5
7
ns
CLKX ext
3
24
McBSP3
CLKX int
10.5
8.5
CLKX ext
3.25
37.75
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, the timing references of that signal are also
inverted.
P = 1/(DSPPER_CK or DSPXOR_CK) for McBSP 1 and 3, or 1/(ARMPER_CK clock frequency) in nanoseconds (ns) for McBSP2.
§
T = CLKRX period = (1 + CLKGDV) * P
C = CLKRX low pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2) * P when CLKGDV is even
D = CLKRX high pulse width = T/2 when CLKGDV is odd or zero and = (CLKGDV/2 + 1) * P when CLKGDV is even
Only DXENA = 0 is supported for all OMAP5912 McBSPs.
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