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參數(shù)資料
| 型號： | POMAP5912ZDY |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | CONN DIN PLUG VERT 96POS 3ROWS |
| 中文描述： | 應(yīng)用處理器 |
| 文件頁數(shù)： | 167/254頁 |
| 文件大小： | 2467K |
| 代理商： | POMAP5912ZDY |
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Functional Overview
167
December 2003 Revised March 2005
SPRS231D
3.5
MPU and DSP Private Peripherals
The MPU and DSP each have their own separate private peripheral bus. Peripherals on each of these private
buses may only be accessed by their respective processors.
3.5.1 Timers
The MPU and DSP have three 32-bit timers available on their respective private TIPBs. These timers are used
by the operating system to provide general-purpose housekeeping functions or, in the case of the DSP, to also
provide synchronization of real-time processing functions. These timers can be configured either in autoreload
or one-shot mode with on-the-fly read capability. The timers generate an interrupt to the respective processor
(MPU or DSP) when the timer down-counter is equal to zero.
3.5.2 Watchdog Timer
The MPU and DSP each have a single watchdog timer. Each watchdog timer can be configured as either a
watchdog timer or a general-purpose timer.
A watchdog timer requires that the MPU or DSP software or OS periodically write to the appropriate WDT count
register before the counter underflows. If the counter underflows, the WDT generates a reset to the
appropriate processor (MPU or DSP). The DSP WDT resets only the DSP processor while the MPU WDT
resets both processors (MPU and DSP). The watchdog timers are useful for detecting user programs that are
stuck in an infinite loop, resulting in loss of program control or in a runaway condition.
When used as a general-purpose timer, the WDT is a 16-bit timer configurable either in autoreload or one-shot
mode with on-the-fly read capability. The timer generates an interrupt to the respective processor (MPU or
DSP) when the timer’s down-counter is equal to zero.
3.5.3 Interrupt Handlers
The MPU and DSP have two levels of interrupt handling each, allowing up to 160 interrupts on the MPU and
98 interrupts on the DSP. This is necessary because of the large number of integrated peripherals on the
OMAP5912 device. Some peripherals can generate interrupts to both processors.
3.5.4 LCD Controller (MPU Only)
The OMAP5912 devices include an LCD controller that interfaces with most industry-standard LCD displays.
The LCD controller is configured by the MPU and utilizes a dedicated channel on the system DMA to transfer
data from the frame buffer. The frame buffer can be implemented using external SDRAM via the EMIFF. Using
the frame buffer as its data source, the system DMA must provide data to the FIFO at the front end of the LCD
controller data path at a rate sufficient to support the chosen display mode and resolution. Optimal
performance is achieved when using the internal SRAM as the frame buffer.
The panel size is programmable and can be any width (line length) from 16 to 1024 pixels in 16-pixel
increments. The number of lines is set by programming the total number of pixels in the LCD. The total frame
size is programmable up to 1024
×
1024; however, frame sizes and frame rates supported in specific
applications depend upon the available memory bandwidth allowed by the specific application as well as the
maximum configurable pixel clock rate.
The screen is intended to be mapped to the frame buffer as one contiguous block where each horizontal line
of pixels is mapped to a set of consecutive bytes of words in the frame memory.
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