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參數(shù)資料

型號：	IBM21P100BGC
元件分類：	總線控制器
英文描述：	PCI BUS CONTROLLER, PBGA304
封裝：	31 X 31 MM, PLASTIC, BGA-304
文件頁數(shù)：	79/144頁
文件大小：	5197K
代理商：	IBM21P100BGC

第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁當(dāng)前第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁

IBM21P100BGC

IBM 133 PCI-X Bridge R2.0

Page 4 of 144

ppb20_pub_rev00TOC.fm.01

October 15, 2001

3.3.3.1 Type 1 Configuration Read ............................................................................................. 26

3.3.3.2 Type 0 Configuration Read ............................................................................................. 27

3.3.4 Non-Prefetchable and DWord Reads .................................................................................... 27

3.3.5 Prefetchable Reads ............................................................................................................... 27

3.3.5.1 Algorithm for PCI-to-PCI Mode ....................................................................................... 27

3.3.5.2 Algorithm for PCI-to-PCI-X Mode ................................................................................... 28

3.3.5.3 Algorithm for PCI-X-to-PCI and PCI-X-to-PCI-X Mode ................................................... 28

3.4 Configuration Transactions ......................................................................................................... 28

3.4.1 Configuration Type 0 Access to Bridge .................................................................................. 29

3.4.2 Type 1 to Type 0 Translation by Bridge ................................................................................. 30

3.4.3 Type 1 to Type 1 Forwarding by Bridge ................................................................................. 31

3.4.4 Special Cycle Generation by the Bridge ................................................................................ 32

4. Transaction Ordering ................................................................................................ 33

4.1 General Ordering Guidelines ....................................................................................................... 33

4.2 Ordering Rules .............................................................................................................................. 33

5. Configuration Registers ............................................................................................ 35

5.1 Configuration Space ..................................................................................................................... 35

5.2 Type x‘01’ PCI Configuration Space Header ............................................................................... 35

5.2.1 Description ............................................................................................................................. 35

5.2.2 Summary of Registers ........................................................................................................... 37

5.2.3 Register Map .......................................................................................................................... 39

5.2.4 PCI Configuration Space Header Registers .......................................................................... 41

5.2.4.1 Vendor ID Register .........................................................................................................41

5.2.4.2 Device ID Register .......................................................................................................... 42

5.2.4.3 Command Register ......................................................................................................... 43

5.2.4.4 Status Register ............................................................................................................... 45

5.2.4.5 Revision ID Register .......................................................................................................47

5.2.4.6 Class Code Register ....................................................................................................... 47

5.2.4.7 Cache Line Size Register ............................................................................................... 48

5.2.4.8 Latency Timer Register .................................................................................................. 49

5.2.4.9 Header Type Register .................................................................................................... 49

5.2.4.10 BIST Register ............................................................................................................... 49

5.2.4.11 Lower Memory Base Address Register ........................................................................ 50

5.2.4.12 Upper Memory Base Address Register ........................................................................ 51

5.2.4.13 Primary Bus Number Register ...................................................................................... 51

5.2.4.14 Secondary Bus Number Register ................................................................................. 52

5.2.4.15 Subordinate Bus Number Register ............................................................................... 52

5.2.4.16 Secondary Latency Timer Register .............................................................................. 53

5.2.4.17 I/O Base Register .........................................................................................................53

5.2.4.18 I/O Limit Register .......................................................................................................... 54

5.2.4.19 Secondary Status Register ........................................................................................... 55

5.2.4.20 Memory Base Register ................................................................................................. 57

5.2.4.21 Memory Limit Register .................................................................................................. 57

5.2.4.22 Prefetchable Memory Base Register ............................................................................ 58

5.2.4.23 Prefetchable Memory Limit Register ............................................................................ 58

5.2.4.24 Prefetchable Base Upper 32 Bits Register ................................................................... 59

5.2.4.25 Prefetchable Limit Upper 32 Bits Register .................................................................... 59

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