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參數(shù)資料
| 型號： | IBM21P100BGC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封裝： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件頁數(shù)： | 60/144頁 |
| 文件大?。?/td> | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
Bus Operation
Page 22 of 144
ppb20_operations.fm.01
October 15, 2001
As indicated in
R2.0:
The bridge never initiates a transaction with a reserved command code and, as a target, the bridge
ignores reserved command codes.
The bridge never initiates an interrupt acknowledge transaction and, as a target, the bridge ignores inter-
rupt acknowledge transactions. Interrupt acknowledge transactions are expected to reside entirely on the
primary bus closest to the host bridge.
The bridge does not respond to special cycle transactions. To generate special cycle transactions on
other buses, either upstream or downstream, a Type 1 configuration command must be used.
The bridge does not generate Type 0 configuration transactions on the primary interface.
Table 3-2. PCI-X Transactions
Command
Code
Type of Transaction
Initiates as Master
Responds as Target
Primary
Secondary
Primary
Secondary
0000
Interrupt Acknowledge
No
0001
Special Cycle
Yes
No
0010
I/O Read
Yes
0011
I/O Write
Yes
0100
Reserved
No
0101
Reserved
No
0110
Memory Read
Yes
0111
Memory Write
Yes
1000
AliastoMemoryReadBlock
No
Yes
1001
AliastoMemoryWrite Block
No
Yes
1010
Configuration Read
No
Yes
Type 0
1011
Configuration Write
Type 1
Yes
1100
Split Completion
Yes
1101
Dual Address Cycle
Yes
1110
Memory Read Block
Yes
1111
Memory Write Block
Yes
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| IBM25EMPPC603EBG-100 | 32-BIT, 100 MHz, RISC PROCESSOR, CBGA255 |
| IBM25EMPPC740LDBC4000 | 32-BIT, 400 MHz, RISC PROCESSOR, CBGA255 |
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| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
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