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參數(shù)資料
| 型號： | IBM21P100BGC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA304 |
| 封裝： | 31 X 31 MM, PLASTIC, BGA-304 |
| 文件頁數(shù)： | 126/144頁 |
| 文件大小： | 5197K |
| 代理商： | IBM21P100BGC |
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IBM21P100BGC
IBM 133 PCI-X Bridge R2.0
Configuration Registers
Page 82 of 144
ppb20_pcix_regs.fm.01
October 15, 2001
5.2.5.16 Opaque Memory Limit Upper 32 Bits Register
This register specifies upper address bits 63:32 of the opaque memory address range. It is used in conjunc-
tion with the opaque memory base register, the opaque memory limit register, and the opaque memory base
upper 32 bits register to specify a range of 64-bit addresses that are used exclusively on the secondary bus.
These memory addresses will not be accepted by the bridge on the primary or the secondary buses. This
address range is enabled by bit 0 of the Opaque Memory Enable register.
5.2.5.17 PCI-X ID Register
This register identifies this register set in the capabilities list as a PCI-X register set. It is read-only, returning
x‘07’ when read.
Address Offset
x‘7C’
Access
Read/Write
Reset Value
x‘FFFF FFFF’
Opaque Memory Limit Upper 32 Bits
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
Bit(s)
Access
FieldNameand Description
31:0
RW
Opaque Memory Limit Upper 32 Bits
Address bits 63:32 of the limit address for the opaque memory address range. Memory operations in this range
are not accepted by the bridge on either the primary or secondary interfaces.
Address Offset
x‘80’
Access
Read only
Reset Value
x‘07’
PCI-X Capability ID
7
6
5
4
3
2
1
0
Bit(s)
Access
Field Name and Description
7:0
RO
PCI-X Capability ID
Returns x‘07’ when read indicating that this register set of the Capabilities List is a PCI-X register set.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
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| IBM25403GCX-3JC66C2 | 制造商:IBM 功能描述: |
| IBM25403GCX3JC76C2 | 制造商:IBM 功能描述: |
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