- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 95/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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DMA Operation Completion
8-15
There are two methods for the APU to determine when a DMA operation
is complete:
I
Branch on Coprocessor Condition 3 True
I
Interrupt
These methods are described in the following two subsections.
Note
The CpCond and Interrupt signals are internal to the APU core which is
part of the ATMizer Architecture. Refer to the
CW33300 Enhanced Self-
Embedding Processor Core User’s Manual
for more information
Branch on
Coprocessor
Condition 3 True
The DMA Controller generates a DMA_Busy internal signal whenever it
is involved in a DMA transfer. DMA_Busy is connected directly to the
APU’s CpCond3 input pin. Programmers familiar with the R3000 CPU
architecture understand that the four CpCond inputs to the R3000 can be
tested using a conditional branch instruction. If the APU wishes to deter-
mine if the DMAC is busy, it can execute a Branch on Coprocessor Condi-
tion 3 True instruction three clock cycles after the DMA Controller is
programmed. If CpCond3 is True (DMA_Busy is asserted), the DMA
Controller is still busy and the APU should not attempt to use the data
(queue the cell for transmission). If CpCond3 is False (DMA_Busy is not
asserted) the DMA Controller has finished its operation and the data is
valid in the VCR. The APU is free to queue the cell for transmission or
read the retrieved data from the VCR.
If the APU attempts to program a DMA operation into the DMA Control-
ler before the DMA Controller has completed a pending operation, the
APU stalls until the DMA operation is completed. As soon as the existing
operation completes, the new operation is loaded into the DMAC and the
APU continues.
Interrupt
Internally, there is a signal connected to APU Interrupt3. When the byte
count during DMA transfer reached its terminal count, the DMA interrupt
signal is asserted to notify the APU that DMA operation is complete. This
interrupt is maskable by clearing the corresponding bit in the Hardware
Interrupt Mask Field of the APU Status Register (see
Chapter 14
). The
interrupt is cleared by writing to the DMAC Control Register to start
another DMA operation. The interrupt routine should check if there are
any more DMA operations to be done and if there are, the code should
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