參數(shù)資料
型號(hào): L64360
廠商: LSI Corporation
英文描述: Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述: 高度集成的自動(dòng)柜員機(jī)分段和重組(SAR)的網(wǎng)絡(luò)應(yīng)用(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎)
文件頁數(shù): 167/232頁
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代理商: L64360
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Host/DMA Port
13-5
be connected to SP_AD[7:0]. When the ATMizer Architecture starts the
access by presenting an address on SP_AD[31:0], external logic must
assert SP_BWIDE and SP_ACK to inform the ATMizer Architecture that
it is a byte-wide device. The ATMizer Architecture then performs three
subsequent accesses, incrementing the address by one each time. External
logic must assert SP_BWIDE during all four accesses.
Figure 13.5
Dynamic Bus Sizing on
Secondary Port
13.2
Host/DMA Port
Figure 13.6
shows the ATMizer Architecture performing a single-word
load/store operation through the Host/DMA Port. The ATMizer Architec-
ture initiates an access by asserting HBS_RQ. The external arbiter grants
the bus to the ATMizer Architecture by asserting HBS_GNT. The follow-
ing clock cycle, the ATMizer Architecture puts the correct address onto
HBS_A[31:2], sets the correct byte enables on HBS_BE[3:0], and asserts
HBS_AS, the address strobe.
HBS_WR deasserted indicates a read operation. HBS_WR asserted indi-
cates a write operation. For a read operation, whenever external logic
asserts HBS_ACK, the ATMizer Architecture latches the data on
HBS_D[31:0]andterminatesthetransactionbydeassertingHBS_RQ.For
SP_ASEL
CLK
SP_WR
SP_RQ
SP_AD[31:0]
SP_GNT
SP_ACK
SP_BWIDE
2
Note:
1. During a byte access, the ATMizer Architecture always expects byte data on SP_AD[7:0].
Bn
1
An+1
Bn+1
An+2
Bn+2
An+3
Bn+3
An
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