參數(shù)資料
型號： L64360
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁數(shù)： 210/232頁
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代理商： L64360
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15-4
Specifications
24
Output Delay from Rising CLK to HBS_BE[3:0]
3-State
14
16
17
17
25
Output Delay from Rising CLK to HBS_S[2:0] 3-State
14
16
17
17
26
Input Setup from HBS_GNT High to Rising CLK
3
5
5
6
27
Input Setup from HBS_ACK Low to Rising CLK
7
9
9
10
28
Input Setup from HBS_D[31:0] Valid to Rising CLK
4
6
6
7
29
Input Hold from Rising CLK to HBS_GNT Low
2
3
3
4
30
Input Hold from Rising CLK to HBS_ACK Low
2
3
3
4
31
Input Hold from Rising CLK to HBS_D[31:0] Invalid for
Read
2
3
3
4
32
Output Delay from HBS_AOE High to HBS_A[31:2]
Valid
14
16
17
17
33
Output Delay from HBS_AOE Low to HBS_A[31:2]
3-State
14
16
17
17
34
Output Delay from HBS_DOE High to HBS_D[31:0]
Valid for Write
14
16
17
17
35
Output Delay from HBS_DOE Low to HBS_D[31:0]
3-State for Write
14
16
17
17
36
Output Delay from Rising CLK to HBS_INT High
12
14
15
15
37
TX_CLK Cycle Time
40
50
60
80
38
Output Delay from Rising TX_CLK to TX_RST High
12
14
15
15
39
Output Delay from Rising TX_CLK to TX_DRDY Low
or High
9
11
12
12
40
Output Delay from Rising TX_CLK to TX_BOC High
13
15
16
16
41
Output Delay from Rising TX_CLK to TX_D[7:0] Valid
15
17
18
18
42
Input Setup from TX_ACK Valid to Rising TX_CLK
7
9
9
9
43
Input Hold from Rising TX_CLK to TX_ACK Valid
1
2
2
3
44
Input Setup from TX_FULL Low to Rising TX_CLK
7
9
9
9
45
Input Hold from Rising TX_CLK to TX_FULL High
1
2
2
3
46
Output Delay from Rising TX_CLK to TX_IDLE Valid
9
11
12
12
47
RC_CLK Cycle Time
40
50
60
80
48
Output Delay from Rising RC_CLK to RC_RST High
10
12
13
13
Table 15.1 (Cont.)
AC Timing Values for
70-pF Loading (in ns)
50 MHz
Min Max Min Max Min Max Min Max
40 MHz
33 MHz
25 MHz
Description
(Sheet 2 of 3)
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PDF描述
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