參數(shù)資料
型號(hào)： L64360
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁數(shù)： 209/232頁
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代理商： L64360
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AC Timing
15-3
Table 15.1
AC Timing Values for
70-pF Loading (in ns)
50 MHz
Min Max Min Max Min Max Min Max
40 MHz
33 MHz
25 MHz
Description
1
CLK High/Low Time
9.6
12
14
17
2
Output Delay from Rising CLK to SP_RQ High or Low
14
16
17
17
3
Output Delay from Rising CLK to SP_WR Valid
13
15
16
16
4
Output Delay from SP_GNT High to SP_AD[31:0]
Address Valid
11
13
14
14
5
Output Delay from SP_ASEL Low to SP_AD[31:0] Data
Valid for Write
11
13
14
14
6
Output Delay from SP_ASEL Low to SP_AD[31:0]
3-State for Read
11
13
14
14
7
Input Setup from SP_ACK Low to Rising CLK
3
5
5
6
8
Input Setup from SP_BWIDE Low to Rising CLK
3
5
5
6
9
Input Setup from SP_AD[31:0] Data Valid to Rising
CLK for Read
6
8
8
9
10
Input Hold from Rising CLK to SP_AD[31:0] Data
Invalid for Read
2
3
3
4
11
Output Delay from Rising CLK to HBS_RQ High
11
13
14
14
12
Output Delay from Rising CLK to HBS_WR Valid
15
17
18
18
13
Output Delay from Rising CLK to HBS_AS Low
15
17
18
18
14
Output Delay from Rising CLK to HBS_END Low
15
17
18
18
15
Output Delay from Rising CLK to HBS_A[31:2] Valid
15
17
18
18
16
Output Delay from Rising CLK to HBS_D[31:0] Valid
for Write
15
17
18
18
17
Output Delay from Rising CLK to HBS_BE[3:0] Valid
15
17
18
18
18
Output Delay from Rising CLK to HBS_S[2:0] Valid
15
17
18
18
19
Output Delay from Rising CLK to HBS_WR 3-State
13
15
16
16
20
Output Delay from Rising CLK to HBS_AS 3-State
13
15
16
16
21
Output Delay from Rising CLK to HBS_END 3-State
13
15
16
16
22
Output Delay from Rising CLK to HBS_A[31:2]
3-State
14
16
17
17
23
Output Delay from Rising CLK to HBS_D[31:0]
3-State for Write
14
16
17
17
(Sheet 1 of 3)
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PDF描述
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