- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 108/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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9-12
ATM Cell Interface (ACI)
Architecture will finish receiving the rest of the bytes from the current
cell and then stop.
Receiver Reset
The ACI Receiver is reset by firmware. Upon a power-on reset, and after
RST is deasserted, the ATMizer Architecture does not deassert RC_RST.
Firmware must initialize all of the ACI Receiver parameters, such as Cell
Holder Size, Cell Size, and HEC handling, before setting the Receiver Ini-
tialize Bit in the System Control Register to one. Setting this bit to one
deasserts RC_RST. RC_RST should be connected to the Physical Layer
Reset. When RC_RST is deasserted, the ACI Receiver is then ready to
receive cells. If, before the Receive Initialize Bit is set to one, the ACI
Receiver detects the assertion of RC_BOC, it sets the RC_BOC Bit (Bit 6
of the System Control Register) to notify the APU.
Firmware must perform two stores to the System Control Register to ini-
tialize the ACI Receiver. The first store defines the ACI Receiver parame-
ters and the second sets the Receive Initialize Bit to one.
9.6
Traffic Shaping
User firmware can use the Global Pacing Rate Register (GPRR) for traffic
shaping(controllingthetransmissionrate).Whenthenetworkexperiences
congestion, the GPRR provides a fast way to slow down the transmission
rateoftheACI.AsingleAPUinstructionmodifiestheGPRR,whichdeter-
mines the percentage of assigned cells sent out over the ATMizer Archi-
tecture ACI Transmitter (transmission port). The amount of initial data
reduction, as well as the algorithm by which the ATMizer Architecture
returns to full-speed operation, can be implemented in APU firmware.
Algorithms can be modified as more is learned about ATM network
congestion.
Average and Peak Rate Pacing and Burst Length are useful for managing
the bandwidth used by a particular VC. OAM software can manipulate
these values for active VCs to manage the overall data throughput rate (or
information rate) on the Transmission line. However, it is almost impossi-
ble to effectively shape the overall ATM port information rate through this
mechanism. Shaping the overall information rate may be necessary when
connecting into a system that can only handle a limited information rate or
during periods of high congestion in a switching network. In the case of a
congested network, the latency between congestion notification and the
Host Processor’s ability to modify the pacing parameters may be high. As
a result, many cells are sent into a congested network and are lost, requir-
ing the retransmission of many CS-PDUs. This further exacerbates the
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