- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 54/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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5-2
Instruction RAM (IRAM) and Serial Interface
5.2
Serial
Downloading
Serial downloading is the process of downloading code from a serial
devicethroughtheSerialInterfacetoeithertheSecondaryPortortheHost/
DMA Port. The RST, SRL_BOOT, HBS_BOOT, SRL_CLK16,
SRL_ACK, and SRL_DIN signals control serial downloading.
To enable the serial downloading logic within the ATMizer, external logic
must first assert RST LOW for at least four clock cycles. External logic
must then deassert RST HIGH and keep SRL_BOOT asserted LOW
throughout the entire downloading process. When using a serial PROM,
RST should be connected through an inverter to the PROM Output Enable
signal (OE) and SRL_ACK should be tied HIGH so that when the external
logic deasserts RST, it also enables the Serial PROM.
After external logic deasserts RST, the ATMizer Architecture starts
SRL_CLK16 (CLK divided by 16). Since the ATMizer Architecture CLK
can be up to 50 MHz and Serial PROMs operate at less than 5 MHz, it is
necessary to divide the clock by 16. SRL_CLK16 should be connected to
the Serial PROM clock input. The Serial PROM presents data on
SRL_DIN signal, and the ATMizer Architecture latches this data on the
rising edge of SRL_CLK16.
During a serial download, the ATMizer Architecture takes data from the
Serial Interface (SRL_DIN) one bit a time, packs the data into a 32-bit
word and stores the data into either the Host/DMA Port or the Secondary
Port depending on the state of the HBS_BOOT signal. Asserting
HBS_BOOTselectstheHost/DMAPort.DeassertingHBS_BOOTselects
the Secondary Port.
Theexternalsystemcancontroltherateoftheserialdatatransferusingthe
SRL_ACK signal, since data on SRL_DIN is latched on the rising edge of
SRL_CLK16 only when SRL_ACK is asserted. When the external system
is not ready to present data on SRL_DIN, it can stall the ATMizer Archi-
tecture by deasserting SRL_ACK LOW. Whenever the external logic is
able to provide data, it can assert SRL_ACK HIGH, which causes the
ATMizer Architecture to receive more data. The ATMizer Architecture
expects the serial bitstream to start with Bit 31 of Word 0 and continue to
Bit 0 of Word N, where N is less than or equal to 4095. The bitstream fed
intotheATMizerArchitectureisnotstoreddirectlyintotheIRAM.Instead
the bitstream is passed from the Serial Downloading Control Module to
either the Secondary Port (if HBS_BOOT deasserted) or the Host/DMA
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