- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號(hào)： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁(yè)數(shù)： | 54/232頁(yè) |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)當(dāng)前第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)
5-2
Instruction RAM (IRAM) and Serial Interface
5.2
Serial
Downloading
Serial downloading is the process of downloading code from a serial
devicethroughtheSerialInterfacetoeithertheSecondaryPortortheHost/
DMA Port. The RST, SRL_BOOT, HBS_BOOT, SRL_CLK16,
SRL_ACK, and SRL_DIN signals control serial downloading.
To enable the serial downloading logic within the ATMizer, external logic
must first assert RST LOW for at least four clock cycles. External logic
must then deassert RST HIGH and keep SRL_BOOT asserted LOW
throughout the entire downloading process. When using a serial PROM,
RST should be connected through an inverter to the PROM Output Enable
signal (OE) and SRL_ACK should be tied HIGH so that when the external
logic deasserts RST, it also enables the Serial PROM.
After external logic deasserts RST, the ATMizer Architecture starts
SRL_CLK16 (CLK divided by 16). Since the ATMizer Architecture CLK
can be up to 50 MHz and Serial PROMs operate at less than 5 MHz, it is
necessary to divide the clock by 16. SRL_CLK16 should be connected to
the Serial PROM clock input. The Serial PROM presents data on
SRL_DIN signal, and the ATMizer Architecture latches this data on the
rising edge of SRL_CLK16.
During a serial download, the ATMizer Architecture takes data from the
Serial Interface (SRL_DIN) one bit a time, packs the data into a 32-bit
word and stores the data into either the Host/DMA Port or the Secondary
Port depending on the state of the HBS_BOOT signal. Asserting
HBS_BOOTselectstheHost/DMAPort.DeassertingHBS_BOOTselects
the Secondary Port.
Theexternalsystemcancontroltherateoftheserialdatatransferusingthe
SRL_ACK signal, since data on SRL_DIN is latched on the rising edge of
SRL_CLK16 only when SRL_ACK is asserted. When the external system
is not ready to present data on SRL_DIN, it can stall the ATMizer Archi-
tecture by deasserting SRL_ACK LOW. Whenever the external logic is
able to provide data, it can assert SRL_ACK HIGH, which causes the
ATMizer Architecture to receive more data. The ATMizer Architecture
expects the serial bitstream to start with Bit 31 of Word 0 and continue to
Bit 0 of Word N, where N is less than or equal to 4095. The bitstream fed
intotheATMizerArchitectureisnotstoreddirectlyintotheIRAM.Instead
the bitstream is passed from the Serial Downloading Control Module to
either the Secondary Port (if HBS_BOOT deasserted) or the Host/DMA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| L64364 | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| L64381 | 4-Port Ethernet Controller(四端口以太網(wǎng)控制器) |
| L64388 | A General-Purpose,High-Performance Remote Access Communications Processor(通用的、高性能、遠(yuǎn)程訪問(wèn)通信處理器) |
| L64704 | Satellite Decoder Which Contains A BPSK/QPSK Demodulator And A Concatenated FEC Decoder(衛(wèi)星信號(hào)譯碼器（包含BPSK/QPSK 解調(diào)器和FEC解碼器）) |
| L64724 | Satellite Receiver(衛(wèi)星信號(hào)接收器（包含BPSK/QPSK 解調(diào)器和FEC解碼器）) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| L64360A1-50 | 制造商:LSI Corporation 功能描述:64360A1-50 |
| L64360A1-WV3E41FAA | 制造商:LSI 功能描述: 制造商:LSI Corporation 功能描述: |
| L64360A2-40 | 制造商:LSI 功能描述: 制造商:LSI Corporation 功能描述: |
| L64364 | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:L64364 ATMizer II+ ATM-SAR Chip programming guide 1/00 |
| L64364NL | 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Telecomm/Datacomm |
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。