- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 185/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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System Control Register
14-3
be initialized again during normal operation by clearing TI to
zero.
BM
BOC Mode
Setting BM to one puts the ACI Transmitter into SAI Mode.
Clearing BM to zero puts the ACI Transmitter into UTOPIA
Mode.FormoreinformationonthedifferencesbetweenSAIand
UTOPIA Modes, refer to
Section 9.9, “Interfaces.”
24
HH
HEC Handling
The HEC transmission circuitry is separate from the HEC recep-
tion circuitry. Bit 21 controls HEC during cell transmission and
Bits [23:22] handle HEC during cell reception.
[23:21]
Setting Bit 23 to one causes the ATMizer Architecture to check
the validity of the HEC. If an error is encountered, the ATMizer
ArchitecturenotifiesthePhysicalLayerbyassertingHEC_ERR.
Clearing Bit 23 to zero causes the ATMizer Architecture to
accept HEC, but ignore it.
Setting Bit 22 to one causes the ATMizer Architecture to expect
HEC in Byte 5 of the ATM Header during cell arrival. Clearing
Bit 22 to zero causes the ATMizer Architecture to not expect
HEC in Byte 5 of the ATM Header during cell arrival.
Setting Bit 21 to one causes the ACI Transmitter to generate and
insert HEC into Byte 5 of the ATM Header. Clearing Bit 21 to
zero causes the ACI Transmitter to not generate HEC.
When Bits 22 and 23 are both set to one, the ACI checks the
validity of the HEC in Byte 5 of the ATM Header. If the ACI
detects a HEC error, it discards the cell and asserts HEC_ERR.
CBS
Cache Block Size
The Cache Block Size determines the number of words that are
burst during a data cache read miss. Clearing CBS to 00
2
makes
theburstsizetwowords.SettingCBSto01
2
makestheburstsize
four words. Other values are currently invalid and are reserved
[20:19]
HH
HEC Mode
1
1. If bit set to one.
Bit 23
Check for HEC errors on receive
Bit 22
Expect HEC on receive
Bit 21
Generate and insert HEC on transmit
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