參數(shù)資料
型號(hào)： L64360
廠商： LSI Corporation
英文描述： Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述： 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎）
文件頁(yè)數(shù)： 116/232頁(yè)
文件大小： 1389K
代理商： L64360
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9-20
ATM Cell Interface (ACI)
Figure 9.7
ATMizer
Architecture-to- SAI
Device Connections
In SAI Mode, the ATMizer Architecture still asserts TX_IDLE,
HEC_ERR, and TX_DRDY signals as in UTOPIA Mode, but the SAI
device is not connected to them.
In UTOPIA Mode during transmission, the ATMizer Architecture asserts
TX_BOC for Idle Cells. In SAI Mode, during transmission, the ATMizer
Architecture does not assert TX_BOC for Idle Cells.
InUTOPIAModeduringreception,aftertheATMizerArchitectureasserts
RC_FULL, it receives one more byte and then stops. In SAI Mode during
reception, after the ATMizer Architecture asserts RC_FULL, it receives
the remaining six bytes of the cell and then stops.
TheSAITransmitterdoesnotdistinguishbetweenAssignedCellsandIdle
Cells. By setting the BM Bit to one, the ACI does not assert TX_BOC for
Idle Cells and it makes the SAI device take all the Assigned Cells and
ignore all the Idle Cells. On the receive side, UTOPIA states when
RC_FULL is asserted, only one more byte should be taken. Therefore
when BM = 0, the ATMizer Architecture asserts RC_FULL, takes one
more byte, and then stops. For SAI mode, it assumes its buffer will never
get full, therefore, when RC_FULL is asserted and BM is set to one, the
ATMizer Architecture will take the remaining six bytes of the current cell
and then stop. In this case, the external SAI device will keep sending cells
(asserting RC_BOC) to the ATMizer Architecture. If the VCR is not free
yet, the ATMizer Architecture will set the RC_BOC Error Bit in the Sys-
tem Control Register.
ATMizer
Architecture
SAI Generic
Component
TX_BOC
TX_CLK
TX_D[7:0]
RC_BOC
RC_CLK
RC_D[7:0]
8
8
RC_ACK
+5 V
TX_FULL
TX_ACK
+5 V
Cell_sync
Byte_clock
Cell_data[7:0]
Receiver
Transmitter
Cell_sync
Byte_clock
Cell_data[7:0]
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