參數(shù)資料
型號: L64360
廠商: LSI Corporation
英文描述: Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述: 高度集成的自動柜員機(jī)分段和重組(SAR)的網(wǎng)絡(luò)應(yīng)用(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎)
文件頁數(shù): 138/232頁
文件大?。?/td> 1389K
代理商: L64360
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁當(dāng)前第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁
12-6
Operation
Segmentation
The event that triggers a segmentation process can be generated when one
or more of the Peak Rate Pacing Counters elapse or by a predefined mes-
saging system with the Host processor. For AAL 1 datastreams, the APU
can poll a memory map register for a Ready to Segment Flag to be set by
anexternaldevicesuchasaDS1terminationdevice.Inthisdiscussion,the
Peak Rate Pacing Counters are used as the segmentation triggering
mechanism.
The Peak Rate Pacing Counters can be used to index a link list of pointers.
These pointers point to a data structure describing the particular CS-PDU
to be segmented. When one or more counters elapse, the APU can be inter-
rupted and the firmware should vector into the segmentation routine. The
first task for the segmentation routine is to use the counter and index a par-
ticular link list. The APU can implement a priority mechanism to select
which CS-PDU will be segmented first.
The data structure to describe a CS-PDU for segmentation process is
slightlydifferentcomparedtothedatastructureforthereassemblyprocess
described in the previous subsection. The data structure for segmentation
contains information such as the ATM Header, the CRC32 Partial Value
for AAL 5, the current Host memory address pointing to the SAR-SDU to
be transferred, and the transfer count. Other useful control information
such as the maximum burst size and priority can be included in the data
structure. The maximum burst size can be used to inform the APU to trans-
fer multiple SAR-SDUs from the Host memory into the cell buffer mem-
ory for segmentation.
For AAL 5 CS-PDU, the CPU needs to initialize the CRC32 circuitry with
the CRC32 Partial Value before the transfer begins. Once the SAR-SDU is
in the cell buffer memory, the APU needs to generate the cell header. The
cell header is retrieved from the data structure and the APU may process
someofthefields,suchastheVCI,theVPI,theGFC,theCLP,andthePT.
For AAL 3/4, the APU must also generate the SAR Header and Trailer.
The SAR Header and Trailer from the previous SAR-SDU can also be
stored in the data structure. The APU may need to manipulate some of the
field such as incrementing the SN Field. When the cell is ready for trans-
mission, the APU informs the ACI to fetch the cell from the cell buffer
memory and passes it to the TCS. The HEC can be inserted dynamically
during the transmission. Depending on the physical layer used, the HEC
generation circuitry is programmable and is capable to insert or skip the
HEC Field.
相關(guān)PDF資料
PDF描述
L64364 Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
L64381 4-Port Ethernet Controller(四端口以太網(wǎng)控制器)
L64388 A General-Purpose,High-Performance Remote Access Communications Processor(通用的、高性能、遠(yuǎn)程訪問通信處理器)
L64704 Satellite Decoder Which Contains A BPSK/QPSK Demodulator And A Concatenated FEC Decoder(衛(wèi)星信號譯碼器(包含BPSK/QPSK 解調(diào)器和FEC解碼器))
L64724 Satellite Receiver(衛(wèi)星信號接收器(包含BPSK/QPSK 解調(diào)器和FEC解碼器))
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
L64360A1-50 制造商:LSI Corporation 功能描述:64360A1-50
L64360A1-WV3E41FAA 制造商:LSI 功能描述: 制造商:LSI Corporation 功能描述:
L64360A2-40 制造商:LSI 功能描述: 制造商:LSI Corporation 功能描述:
L64364 制造商:未知廠家 制造商全稱:未知廠家 功能描述:L64364 ATMizer II+ ATM-SAR Chip programming guide 1/00
L64364NL 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Telecomm/Datacomm