參數(shù)資料
型號: L64360
廠商: LSI Corporation
英文描述: Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
中文描述: 高度集成的自動柜員機分段和重組(SAR)的網(wǎng)絡(luò)應(yīng)用(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎)
文件頁數(shù): 197/232頁
文件大小: 1389K
代理商: L64360
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APU Core Registers
14-15
Location: CP0
Address:
Cold Reset Initial Value:
Warm Reset Initial Value: Unchanged
Undefined
8
Target Address
Register
The Target Address (TAR) Register is a read-only register that holds the
return address for a branch. When the cause of an exception is in the
branch delay slot (the APU sets the BD Bit in the Cause Register to one),
executionresumeseitheratthetargetofthebranchorattheExceptionPro-
gram Counter [EPC] + 8. If the branch was taken, the APU sets the BT Bit
intheCauseRegistertooneandloadsthebranchtargetaddressintheTAR
Register. The exception handler needs only to load this address into a reg-
ister and jump to that location. The format of the 32-bit TAR Register is
shown below.
Location:
Address:
CP0
6
Cold Reset Initial Value:
Warm Reset Initial Value:
Undefined
Unchanged
Exception
Program Counter
Register
The 32-bit Exception Program Counter (EPC) Register contains the
address where processing resumes after an exception is serviced. In most
cases, the EPC Register contains the address of the instruction that caused
theexception.However,whentheexceptioninstructionresidesinabranch
delayslot,theCauseRegister’sBDBitissettoonetoindicatethattheEPC
Registercontainstheaddressoftheimmediatelyprecedingbranchorjump
instruction. The format of the EPC Register is shown below.
Location: CP0
Address:
Cold Reset Initial Value:
Warm Reset Initial Value: Unchanged
Undefined
14
31
0
Bad Address
31
0
Target Address
31
0
EPC
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PDF描述
L64364 Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片)
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