- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號(hào)： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁(yè)數(shù)： | 113/232頁(yè) |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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Interfaces
9-17
transmission convergence logic external to the ATMizer Architecture and
the ATM Layer means the ACI within the ATMizer Architecture.
Transmit
On the transmit side, the following signals are defined by the proposed
standard, and they can be directly connected to the ACI Transmitter. Note
that input and output refers to direction in relation to the PHY Layer.
TxData[7:0]
Transmitter Data
These signals are byte-wide data driven from the ATM Layer to
the PHY Layer. These signals are connected to the ACI’s
TX_D[7:0] signals.
Input
TxSOC
Transmitter Start of Cell
The ATM Layer asserts this signal HIGH when TxData[7:0]
contains the first byte of the cell. This signal is connected
directly to the ACI’s TX_BOC signal.
Input
TxEnb
Transmitter Enable
The ATM Layer asserts this signal LOW during cycles when
TxData[7:0]containsvalidcelldata.TxEnbshouldbeconnected
directly to the ACI’s TX_DRDY signal.
Input
TxFull
Transmitter Full
The PHY Layer asserts this signal LOW at least four cycles
before the PHY Layer is no longer able to accept transmit data.
This signal is connected directly to the ACI’s TX_FULL signal.
When the PHY Layer asserts TxFull, the ACI deasserts
TX_DRDY which is connected to the PHY Layer TxEnb on the
next clock cycle. When TX_DRDY is deasserted, the ACI does
not source data onto the TX_D[7:0] lines.
Output
TxClk
Transmitter Clock
This is a data transfer/synchronization clock input to the PHY
Layer. The ACI in the ATMizer Architecture is design to accept
any clock input up to 25 MHz. The clock supplied to the ACI
TX_CLK should also be connected to TxClk on the PHY Layer.
Input
Receive
On the receive side, the following signals are defined by the proposed stan-
dard and they can be directly connected to the ACI Receiver. Note that
input and output refers to direction in relation to the PHY Layer.
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