- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 72/232頁 |
| 文件大小： | 1389K |
| 代理商： | L64360 |
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7-2
Pacing Rate Unit (PRU)
PRU_CLKcannotexceedonehalfoftheSystemClockfrequency.Insome
applications, the PRPC counters must count with the transmission line
clock, so the Transmission Clock, TX_CLK, is connected to PRU_CLK.
The Pacing Rate Unit consists of:
I
Peak Rate Pacing Counters (PRPCs)
I
Channel Group Credit Register (CGCR)
I
Count Initialization Register (CIR)
I
Configuration Register (CR)
I
Stall Register (SR)
The following five sections describe these components.
Note
The CpCond and Interrupt signals are internal to the APU core which is
part of the ATMizer Architecture. Refer to the
CW33300 Enhanced Self-
Embedding Processor Core User’s Manual
for more information.
7.2
Peak Rate
PacingCounters
(PRPCs)
The APU can use the Peak Rate Pacing Counters for pacing the rate of CS-
PDU segmentation, implementing the leaky bucket algorithm, controlling
usage parameters, or as general purpose counters. Each counter has an
associated Count Initialization Register (CIR). Eight of the PRPCs and
their associated CIRs are 12 bits wide. Two of the PRPCs and their associ-
ated CIRs are 24 bits wide.
The 10 Peak Rate Pacing Counters can be used to control the rate of CS-
PDU segmentation. Whenever one or more PRPCs times out, the PRU
assertstheAPUCpCond2orInterrupt1inputtoinformtheAPUfirmware,
which will then branch to the Segmentation routine.
The 24-bit PRPCs can be used to implement the leaky bucket algorithm.
One counter tracks the rate to fill the bucket, and the second counter tracks
the number of tokens in the bucket.
7.3
Channel Group
Credit Register
(CGCR)
The Channel Group Credit Register is a 16-bit APU read/write register
containing one bit for each PRPC (PRPCs 9 through 0 directly correspond
to Credit Bits [9:0]). When the PRPC counts down to zero, the PRU sets
the corresponding PRPC Credit Bit in the CGCR. Software can read the
contents of the CGCR at any time to see which PRPCs has timed-out. The
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PDF描述 |
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