- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號(hào)： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 58/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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5-6
Instruction RAM (IRAM) and Serial Interface
based on the state of HBS_BOOT. Tying HBS_BOOT HIGH causes the
APU, upon a general exception, to map the General Exception Vector vir-
tualaddresstophysicaladdress0x00000180oftheHost/DMAPort.Tying
HBS_BOOT LOW causes the APU, upon general exception, to map the
General Exception Vector virtual address to physical address 0x00000180
of the Secondary Port.
LSI Logic recommends that the first instruction of the exception handlers
(located at 0x00000180 on either the Host/DMA Port or the Secondary
Port) redirect the APU using a jump instruction which transfers the APU
program counter into the appropriate virtual address space (0xA0800000
to 0xA08FFFFC for the Host/DMA Port, or 0xA0C00000 to
0xA0CFFFFC for the Secondary Port).
Clearing the BEV Bit to zero sets the APU General Exception Vector
Address to be the cacheable virtual address 0x80000080. The ATMizer
Architecture maps this address to IRAM location 0x00000080 and upon a
general exception jumps to this location.
After all the code is loaded into the IRAM through a series of load, inval-
idate, store, and validate operations, the APU should clear the IsC Bit to
ValidatetheIRAMandthenbranchtothebeginningoftheexecutablecode
in the IRAM. This branch is a simple branch into a cacheable space as
shown below (the beginning address of the IRAM, most likely at Address
0x0000000).
la r1, 0x00000000
j r1
5.5
Loading Code
into the IRAM
Example
Software
In order to load instruction code from the Secondary Port or the Host/
DMA Port into the IRAM, the APU must be programmed to invalidate the
IRAM by setting the IsC Bit (Bit 16) in the APU Status Register.
In the example code below, the instructions to be loaded into the IRAM
reside in the Secondary Port (SP) beginning at Address 0xA0C01000.
There are 50 instructions to be loaded into the IRAM space beginning at
Address 0x00000000.
In order to transfer 1024 instructions, the programmer must change the
contents of
r5
from 50 to 1024. In order to load instructions from the Host/
DMA Port into the IRAM, the programmer must change the Secondary
Port Beginning Address into the Host/DMA Port Beginning Address. For
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