- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號(hào)： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 47/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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ATMizer Architecture-to-Host Messaging
4-5
I
sends messages from the ATMizer Architecture to the Host to inform
the Host of CS-PDU completion, errors, and congestion problems
If the CS-PDU is not contiguous in the transmit direction, the APU firm-
ware may have to recognize the difference between end-of-fragment
boundaries and end-of-CS-PDU boundaries.
4.7
ATMizer
Architecture-to-
Host Messaging
TheATMizerArchitecturedoesnotenforceaparticularmessagingsystem
between the APU and the Host system. Using the L64360, the user imple-
ments his own messaging system by polling the L64360 Interrupt input
signal, GPINT_TST (connected directly to CpCond0 and tested with the
Branch on CpCond0 True instruction), for an indication that the Host
wishes to pass messages to the L64360.
The APU can read or write to or from any Host/DMA Port or Secondary
Portmemory-mappedlocationaspartofamessagingmailboxsystem.The
APUInterruptinputsignal,GPINT_AUTO,canalsobeusedinadditionto
or in place of GPINT_TST as part of the messaging system. Please note
that GPINT_AUTO is a true interrupt and GPINT_TST is a polled condi-
tion input.
TheL64360assertstheHost/DMAPortInterruptoutputsignal,HBS_INT,
to indicate to the Host that the L64360 wishes to or has already passed a
messagetotheHostsystem.TheL64360assertsHBS_INTwhentheAPU
performs a store to the Host Interrupt Register. (The Host Interrupt Regis-
ter is not really a register. It is an address decode circuit with an Effective
Address of 0xFFF04B00.) Writing to the Host Interrupt Register causes
the L64360 to assert HBS_INT for four clock cycles and then deasserts it.
If the external system needs more than four cycles to recognize the inter-
rupt, it must latch HBS_INT and then clear the latch when finished.
4.8
Atomic
Transactions
The Secondary Port and the Host/DMA Port support atomic transactions
(locked back-to-back read-modify-writes) in hardware. The APU can per-
form atomic transactions, although the MIPS architecture does not have a
read-modify-write instruction. For the APU to do a read-modify-write,
Bit 24 of the Effective Address must be set to one. In the Secondary Port,
this bit is reflected on Bit 24 of the Physical Address during the address
cycle. If the bit is set, it is the responsibility of the external arbiter to guar-
antee that the bus is not given to other master after the current operation is
complete, because the L64360 performs the next operation in a locked
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