- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 199/232頁 |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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APU Core Registers
14-17
Location: CP0
Address:
Cold Reset Initial Value:
Warm Reset Initial Value: 0x00000000
0x00000000
7
Breakpoint Control Bits
– There are three types of breakpoint exceptions:
those caused by instruction fetches (break on program counter), those
caused by data accesses (break on data address), and those caused by non-
sequential instruction fetches (trace). To make the debug mechanism pre-
cise,itcanbeconfiguredtodetectbreakpointsinusermodeorkernelmode
or both. It can also be configured to discriminate between read and write
accesses. All breakpoint and trace conditions are posted as Breakpoint
Exceptions in the Cause Register.
TR
Trap Enable
When software sets TR to one, the APU vectors to the Debug
Exception address when it encounters a debug condition. If this
bit is zero, the APU will not trap, but it will set the appropriate
debug status bits for any debug condition that software has
enabled.
31
UD
User Debug Enable
When software sets UD to one, the APU detects debug condi-
tions when running in user mode.
30
KD
Kernel Debug Enable
When software sets KD to one, the APU detects debug condi-
tions when running in kernel mode.
29
TE
Trace Enable
When software sets TE to one and the APU fetches any non-
sequential instruction, the APU vectors to the Debug Exception
address.
28
Three bits control the APU’s Breakpoint Data Address feature. DAE
enables or disables the breakpoint function. DW and DR control whether
read and/or write accesses are trapped.
DW
Data Write Enable
When software sets DW and DAE to one and the APU writes to
the address specified in the Breakpoint Data Address Register,
the APU vectors to the Debug Exception Address.
27
31
30
29
28
27
26
25
24
23 22
6
5
4
3
2
1
0
TR UD KD TE DW DR
DA
E
PCE DE
Reserved
T W R
APCD
B
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