- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動柜員機分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁數(shù)： | 45/232頁 |
| 文件大小： | 1389K |
| 代理商： | L64360 |
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DMA
4-3
PTI and CLP fields. For cells that are to be switched, the APU makes the
initial switching decision based on information contained in the CPE for
the VC, as well as VCI/VPI translation if specified in the CPE.
4.3
DMA
The DMA Controller (DMAC) within the ATMizer Architecture handles
memory transactions between the VCR and Host memory. It manages the
functions of main and local (VCR) memory address incrementing, byte
count reduction, and byte alignments.
The APU initiates DMA operations to:
I
retrieve SAR-SDUs during segmentation
I
restore SAR-SDUs to their respective CS-PDUs during reassembly
I
switch entire cells, headers and trailers intact, to other memory-
mapped ATM ports during switching operations
I
transfer SAR-SDUs to and from realtime data stream buffers in appli-
cations supporting AAL 1 circuit interfaces (such as T1 lines)
The APU sets the following parameters in the DMAC to initiate a DMA
operation:
I
Main Memory Starting Address and Byte Offset
I
Local VCR Starting Address and Local Byte Offset
I
Number of Bytes to be Transferred (less than or equal to 64)
I
Transfer Direction (Read or Write)
I
Ghost Bit to generate CRC32 for non-contiguous PDUs
Writing to the DMAC causes the DMAC to initiate the transfer. The APU
user firmware should check to see if the DMAC is busy before issuing a
DMA command to the ATMizer Architecture. If it is busy, it should wait.
The APU can perform direct load/store operations from/to Host memory
while the DMAC is busy (APU steal cycle).
4.4
Pacing Rate
Unit (PRU)
Configuration
The APU writes to the Pacing Rate Unit to implement Peak Rate Pacing
Maximum Burst Length for traffic shaping during the segmentation pro-
cess. The PRU consists of 10 Peak Rate Pacing Counters (PRPCs) and 10
Peak Rate Pacing Initialization Registers. The APU sets the initial count
values in one of the 10 Peak Rate Pacing Initialization Registers and starts
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