- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377598 > L64360 (LSI Corporation) Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) PDF資料下載
參數(shù)資料
| 型號(hào)： | L64360 |
| 廠商： | LSI Corporation |
| 英文描述： | Highly Integrated ATM Segmentation and Reassembly (SAR) Engine optimized for internetworking applications(用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片) |
| 中文描述： | 高度集成的自動(dòng)柜員機(jī)分段和重組（SAR）的網(wǎng)絡(luò)應(yīng)用（用于優(yōu)化網(wǎng)絡(luò)的高度集成的異步傳輸模式-分段和重組處理芯片優(yōu)化引擎） |
| 文件頁(yè)數(shù)： | 48/232頁(yè) |
| 文件大?。?/td> | 1389K |
| 代理商： | L64360 |
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4-6
ATMizer Processing Unit (APU) and Prefetch Buffer
back-to-back manner. On the Host/DMA Port, if Bit 24 of the Effective
Address is set, the L64360 asserts the Host/DMA Port Operation Request
output signal, HBS_RQ until both transactions have finished.
When the APU firmware is initiating an atomic transaction on the Host/
DMA Port, if the APU does not perform the second transaction (write)
after it finishes the first transaction (read), the Host/DMA Port times-out
64 cycles after the acknowledge of the first transaction. The APU then
gives up the bus by deasserting HBS_RQ, sets the TimeoutError Bit in the
System Control Register, and asserts the APU internal Interrupt0 signal.
4.9
Host/DMA Port
Priority
There is only one pair of request and grant signals on the Host/DMA Port.
Since there can be three sources trying to access the Host/DMA Port, the
priority is set as follows:
1. Serial Request from Serial Interface
2. APU Read
3. APU Write
4. DMA Operations (Read or Write)
When the APU attempts a load, and the Host/DMA Port is still busy with
a DMA operation, the APU load preempts the DMA operation (APU steal
cycle). The Host/DMA Port asserts the DMA Operation Ending signal,
HBS_END, to suspend the DMA while performing the load. The Host/
DMA Port asserts a new Host/DMA Port Address Strobe, HBS_AS, in the
following cycle, along with the new address for the APU load operation.
When the Host/DMA Port slave asserts the Host/DMA Port Read/Write
Acknowledgment,HBS_ACK,tosignaltheendoftheloadtransaction,the
DMA operation resumes. The preempt mechanism also applies to APU
stores. The DMA operations may be preempted more than once. However,
when fast-page-mode DRAM is used, the preempt mechanism should be
avoided. Software can avoid the preempt mechanism by not performing
APU transactions while DMA is still busy.
4.10
Congestion
Control
The ATMizer Architecture is capable of executing or facilitating almost
any congestion control algorithm. The APU looks at the appropriate ATM
Header Fields of each incoming cell for notification of congestion. If
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