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參數(shù)資料
| 型號： | UPD488448FB-C80-45-DQ1 |
| 廠商： | NEC Corp. |
| 英文描述： | 128 M-bit Direct Rambus⑩ DRAM |
| 中文描述： | 128 M位DRAM的直接Rambus的⑩ |
| 文件頁數(shù)： | 65/80頁 |
| 文件大?。?/td> | 1902K |
| 代理商： | UPD488448FB-C80-45-DQ1 |
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Data Sheet M14837EJ3V0DS00
65
μ
PD488448 for Rev. P
34. CMOS - Transmit Timing
Figure 34-1 is a timing diagram which shows the detailed requirements for the CMOS output signals. The SIO0
signal is driven once per t
CYCLE1
interval on the falling edge. The clock-to-output window is t
Q1,MIN
/t
Q1,MAX
. The SCK
and SIO0 timing points are measured at the 50 % level. The rise and fall times of SIO0 are t
QR1
and t
QF1
, measured at
the 20 % and 80 % levels.
Figure34-1 also shows the combinational path connecting SIO0 to SIO1 and the path connecting SIO1 to SIO0
(read data only). The t
PROP1
parameter specified this propagation delay. The rise and fall times of SIO0 and SIO1
input must be t
DR1
and t
DF1
, measured at the 20 % and 80 % levels. The rise and fall times of SIO0 and SIO1 outputs
are t
QR1
and t
QF1
, measured at the 20 % and 80 % levels.
Figure 34-1 CMOS Timing - Data Signals for Transmit
V
IH,CMOS
80%
50%
20%
V
IL,CMOS
SCK
V
OH,CMOS
80%
20%
V
OL,CMOS
SIO0
50%
t
Q1,MAX
HR,MIN
t
V
IH,CMOS
80%
20%
V
IL,CMOS
50%
QF1
t
QR1
t
SIO0
or
SIO1
DF1
t
DR1
t
SIO0
or
SIO1
QF1
t
QR1
t
PROP1,MAX
t
PROP1,MIN
t
V
OH,CMOS
80%
20%
V
OL,CMOS
50%
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD488448FB-C80-45-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FB-C71-45-DQ1 | 128 M-bit Direct Rambus⑩ DRAM |
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| UPD488448FF-C80-45-DQ1 | 128 M-bit Direct Rambus⑩ DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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