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參數(shù)資料
| 型號： | UPD488448FB-C80-45-DQ1 |
| 廠商： | NEC Corp. |
| 英文描述： | 128 M-bit Direct Rambus⑩ DRAM |
| 中文描述： | 128 M位DRAM的直接Rambus的⑩ |
| 文件頁數(shù)： | 61/80頁 |
| 文件大?。?/td> | 1902K |
| 代理商： | UPD488448FB-C80-45-DQ1 |
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Data Sheet M14837EJ3V0DS00
61
μ
PD488448 for Rev. P
31. RSL - Receive Timing
Figure 31-1 is a timing diagram which shows the detailed requirements for the RSL input signals on the Channel.
The DQA, DQB, ROW, and COL signals are inputs which receive information transmitted by a Direct RAC on the
Channel. Each signal is sampled twice per t
CYCLE
interval. The set/hold window of the sample points is t
S
/t
H
. The
sample points are centered at the 0 % and 50 % points of a cycle, measured relative to the crossing points of the
falling CFM clock edge. The set and hold parameters are measured at the V
REF
voltage point of the input transition.
The t
DR
and t
DF
rise- and fall-time parameters are measured at the 20 % and 80 % points of the input transition.
Figure 31-1 RSL Timing - Data Signals for Receive
V
CIH
80%
50%
20%
V
CIL
CFM
CFMN
even
t
H
odd
CYCLE
V
DIH
80%
20%
V
DIL
DQA
DQB
ROW
COL
t
DR
t
DF
t
S
t
H
t
S
0.5t
V
REF
V
X-
V
X+
V
CM
相關PDF資料 |
PDF描述 |
|---|---|
| UPD488448FB-C80-45-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FB-C71-45-DQ1 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FB-C71-45-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FB-C60-53-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FF-C80-45-DQ1 | 128 M-bit Direct Rambus⑩ DRAM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD4992CX-A | 制造商:Renesas Electronics 功能描述:Cut Tape |
| UPD50256CP15 | 制造商:HIT 功能描述:50256 HITACHI'86 SMT N9F8A |
| UPD50256CP-15 | 制造商:HIT 功能描述:50256 HITACHI'86 SMT N9F8A |
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