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參數(shù)資料
| 型號： | UPD488448FB-C80-45-DQ1 |
| 廠商： | NEC Corp. |
| 英文描述： | 128 M-bit Direct Rambus⑩ DRAM |
| 中文描述： | 128 M位DRAM的直接Rambus的⑩ |
| 文件頁數(shù)： | 52/80頁 |
| 文件大小： | 1902K |
| 代理商： | UPD488448FB-C80-45-DQ1 |
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Data Sheet M14837EJ3V0DS00
52
μ
PD488448 for Rev. P
Figure 23-4 NAP and PDN Exit
CTM/CFM
DQA7..0
DQB7..0
COL4
..COL0
ROW2
..ROW0
T
0
T
4
T
8
T
12
T
1
T
5
T
9
T
13
T
2
T
6
T
10
T
14
T
3
T
7
T
11
T
15
T
16
T
20
T
24
T
28
T
17
T
21
T
25
T
29
T
18
T
22
T
26
T
30
T
19
T
23
T
27
T
31
T
32
T
36
T
40
T
44
T
33
T
37
T
41
T
45
T
34
T
38
T
42
T
46
T
35
T
39
T
43
T
47
ROP
SCK
CMD
SIO0
SIO1
0 1
0/1
0/1
PDEV5..0
t
S3
t
H3
t
CE
The packet is repeated
from SIO0 to SIO1
restricted
Power
State
t
S4
t
H4
restricted
NAP/PDN
(NAPX
t )/(256PDNXt )
STBY/ATTN
Note 4
t
S4
t
H4
COP
XOP
Notes 1.
Use 0 for NAP exit, 1 for PDN exit
2.
Device selection timing slot is selected by DQS field of NAPX register
3.
The DQS field must be written with “1” for this RDRAM.
Note 1
ROP
COP
XOP
No ROW packets may overlap
the restricted interval
No COL packets may overlap
the restricted interval if device
PDEV is exiting the NAP-A or
PDN-A states
4.
Exit to STBY or ATTN depends upon whether RLXR was asserted at NAP or PDN entry time
Note 2
PDEV5..0
Note 2
t
S3
t
H3
DQS=0
Note 2,3
Note 2
DQS=0
DQS=1
Note 2
Note 2
If PSX=1 in Init register,
then NAP/PDN exit is
broadcast (no PDEV field).
Effective hold becomes
t
H4
’ = t
H4
+[PDNXA
64
t
SCYCLE
+ t
PDNXB,MAX
] - [PDNX
256
t
SCYCLE
]
if [PDNX
256
t
SCYCLE
] < [PDNXA
64
t
SCYCLE
+ t
PDNXB,MAX
].
Figure 23-5 NAP Entry/Exit Windows (left) and PDN Entry/Exit Windows (right)
CTM/CFM
ROW2
..ROW0
T
0
T
4
T
8
T
12
T
1
T
5
T
9
T
13
T
2
T
6
T
10
T
14
T
3
T
7
T
11
T
15
T
16
T
20
T
24
T
0
T
17
T
21
T
25
T
1
T
18
T
22
T
26
T
2
T
19
T
23
T
27
T
3
T
4
T
8
T
12
T
16
T
5
T
9
T
13
T
17
T
6
T
10
T
14
T
18
T
7
T
11
T
15
T
19
SCK
CMD
0 1
NAPR
t =5t +(2+NAPX)t
t =8t - (0.5t )
NU1
=23
t
0 1
CTM/CFM
ROW2
..ROW0
SCK
CMD
PDNR
PDN entry
0 1
t
PU0
t
PU1
no exit
no entry to NAP or PDN
t
NU0
t
NU1
no exit
no entry to NAP or PDN
SCYCLE
CYCLE
if NSR=0
if NSR=1
t =5t +(2+256PDNX)t
t =8t - (0.5t )
=23
t
CYCLE
SCYCLE
if PSR=0
if PSR=1
0
NAP exit
PDN exit
NAP entry
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD488448FB-C80-45-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
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| UPD488448FB-C71-45-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
| UPD488448FB-C60-53-DQ2 | 128 M-bit Direct Rambus⑩ DRAM |
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參數(shù)描述 |
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| UPD50256CP-15 | 制造商:HIT 功能描述:50256 HITACHI'86 SMT N9F8A |
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