參數(shù)資料
型號： DS3112N
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁數(shù)： 128/134頁
文件大?。?/td> 900K
代理商： DS3112N
DS3112
93 of 134
TLWMS2
TLWMS1
TLWMS0
Transmit Low Water Mark (in bytes)
00
0
16
00
1
48
01
0
80
0
1
112
1
0
144
1
0
1
176
1
0
208
1
240
Bits 13 to 15 / Receive High Water Mark Select Bits (RHWMS0 to RHWMS2). These control bits
determine when the HDLC controller should set the RHWM status bit in the HDLC Status Register
(HSR). When the receive FIFO contains more than the number of bytes configured by these bits, the
RHWM status bit will be set to a one.
RHWMS2
RHWMS1
RHWMS0
Receive High Water Mark (in bytes)
00
0
16
00
1
48
01
0
80
0
1
112
1
0
144
1
0
1
176
1
0
208
1
240
Register Name:
RHDLC
Register Description:
Receive HDLC FIFO
Register Address:
82h
Bit #
7
654
321
0
Name
D7
D6
D5
D4
D3
D2
D1
D0
Default
-
---
-
Bit #
1514
1312
1110
9
8
Name
n/a
PS1
PS0
CBYTE
OBYTE
Default
-
---
-
Note: When the CPU bus is operated in the 8-bit mode (CMS = 1), the Host should always read the
lower byte (bits 0 to 7) first followed by the upper byte (bits 8 to 15).
Note: Bits that are underlined are read only; all other bits are read-write.
相關(guān)PDF資料
PDF描述
DS3112 DATACOM, FRAMER, PBGA256
DS3131 SPECIALTY TELECOM CIRCUIT, PBGA256
DS3134 DATACOM, FRAMER, PBGA256
DS3150QN DATACOM, PCM TRANSCEIVER, PQCC28
DS3150Q DATACOM, PCM TRANSCEIVER, PQCC28
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參數(shù)描述
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