參數(shù)資料
型號(hào)： 5962R0722402VYC
廠商： ATMEL CORP
元件分類： 微控制器/微處理器
英文描述： SPECIALTY MICROPROCESSOR CIRCUIT, PQFP256
封裝： QFP-256
文件頁數(shù)： 39/155頁
文件大小： 4139K
代理商： 5962R0722402VYC
AT697F PRELIMINARY INFORMATION
133
7703D–AERO–12/09
PR
ELI
MINA
R
Y
IN
FOR
M
AT
IO
N
Maximum Skew
Test Conditions
Maximum Skew Programmed
Temperature range : -55°C to 125°C
Voltage range :
–
I/O: 3,3V +/- 0,30V
–
Core: 1,8V +/- 0,15V
Output load : 50pF
Voltage threshold Test condition : Vcc/2
Table 127. AC Characteristics - Maximum Skew
Parameter
Min
(ns)
Max
(ns)
Comment
Reference edge
(‘+’ for rising edge)
t1
12
CLK Period with PLL disable
t1_p
48
50
CLK Period with PLL enable
t2
5.4
CLK Low and High pulse width - PLL disabled
t2_p
21
CLK Low and High pulse width - PLL enabled
t3
12
SDCLK Period
t4
3
7
SDCLK output delay - PLL disabled
CLK
t5
1.107
PLL setup time
t6
1*t3
Reset Pulse Width
t10
1.5
8
A[27:0] output delay
SDCLK +
t11
2
9
D[31:0] and CB[7:0] output delay
SDCLK +
t12
4
D[31:0] and CB[7:0] setup time
SDCLK +
t13
0
D[31:0] and CB[7:0] hold time
SDCLK +
t14
1
11
D[31:0] and CB[7:0] hold time during write (see note below)
SDCLK +
t15
2
7.5
OE*, READ and WRITE* output delay
SDCLK +
t16
2
8
ROMS*[1:0] output delay
SDCLK +
t17
2
7
RAMS*[4:0], RAMOE*[4:0] and RWE*[3:0] output delay
SDCLK +
t18
2
7
IOS* output delay
SDCLK +
t19
5
BRDY* setup time
SDCLK +
t20
0
BRDY* hold time
SDCLK +
t21
3
10
SDCAS* output delay
SDCLK +
t22
2
9.5
SDCS*[1:0], SDRAS*, SDWE* and SDDQM*[3:0] output delay
SDCLK +
t23
4
BEXC* setup time
SDCLK +
t24
0
BEXC* hold time
SDCLK +
t25
2.5
11
PIO[15:0] output delay
SDCLK +
t26
4.5
PIO[15:0] setup time
SDCLK +
t27
0
PIO[15:0] hold time
SDCLK +
t28
2.5
PIO[15:0] hold time during write (see note below)
SDCLK +
t101
33
PCI_CLK period
相關(guān)PDF資料
PDF描述
5962R8958702VXA 5 V FIXED POSITIVE LDO REGULATOR, 1 V DROPOUT, CDSO16
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5962R9215311VTX 32K X 8 STANDARD SRAM, 55 ns, CDFP36
5962G9215309VMX 32K X 8 STANDARD SRAM, 55 ns, CDIP28
5962F9215315VMC 32K X 8 STANDARD SRAM, 70 ns, CDIP28
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參數(shù)描述
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