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參數(shù)資料
| 型號(hào)： | 5962R0722402VYC |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP256 |
| 封裝： | QFP-256 |
| 文件頁數(shù)： | 140/155頁 |
| 文件大小： | 4139K |
| 代理商： | 5962R0722402VYC |
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AT697F PRELIMINARY INFORMATION
85
7703D–AERO–12/09
PR
ELI
MINA
R
Y
IN
FOR
M
AT
IO
N
Floating Point Condition
Code
Table 42.
FCC
Description
0
f rs1 = f rs2
1
f rs1 < f rs2
2
f rs1 > f rs2
3
f rs1 ? f rs2
indicates an unordered relation, which is true if either
f rs1 or f rs2 is a signaling NaN or quiet NaN
FCC Field Definition
Note:
f rs1 and f rs2 correspond to the single, double, or quad values in the f registers specified by an
instruction’s rs1 and rs2 fields. Note that fcc is unchanged if FCMP or FCMPE generates an
IEEE_exception trap.
Floating Point Exception
Fields
The current and accrued exception fields and the trap enable mask assume the following defini-
tions of the floating-point exception conditions.
Table 43. Exception Fields
Aexc
Mnemonic
Cexc
Mnemonic
Name
Description
nva
nvc
Invalid
An operand is improper for the operation to be performed. 1 = invalid operand, 0 = valid operand(s).
Examples : 0
÷ 0, ∞ ∞ are invalid.
ofa
ofc
Overflow
The rounded result would be larger in magnitude than the largest normalized number in the specified format. 1 =
overflow, 0 = no overflow.
ufa
ufc
Underflow
The rounded result is inexact and would be smaller in magnitude than the smallest normalized number in the
indicated format. 1 = underflow, 0 = no underflow. Underflow is never indicated when the correct unrounded
result is zero.
if UFM=0 : The ufc and ufa bits will be set if the correct unrounded result of an operation is less in magnitude than
the smallest normalized number and the correctly-rounded result is inexact. These bits will be set if the correct
unrounded result is less than the smallest normalized number, but the correct rounded result is the smallest
normalized number. nxc and nxa are always set as well.
if UFM=1 : An IEEE_exception trap will occur if the correct unrounded result of an operation would be smaller
than the smallest normalized number. A trap will occur if the correct unrounded result would be smaller than the
smallest normalized number, but the correct rounded result would be the smallest normalized number.
dza
dzc
Div_by_zero
X
÷0, where X is subnormal or normalized.
Note that 0
÷ 0 does not set the dzc bit.
1 = division-by-zero, 0 = no division-by-zero.
nxa
nxc
Inexact
The rounded result of an operation differs from the infinitely precise correct result.
1 = inexact result, 0 = exact result.
Table 44. f registers - fx ( 0 < x < 31)
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
fx[31:0]
相關(guān)PDF資料 |
PDF描述 |
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| 5962R0724902VPC | 制造商:Intersil Corporation 功能描述: |
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