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參數(shù)資料
| 型號(hào)： | MC68HC05PD6 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 19/165頁 |
| 文件大?。?/td> | 841K |
| 代理商： | MC68HC05PD6 |
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July 7, 1997
GENERAL RELEASE SPECIFICATION
MC68HC05PD6
SERIAL COMMUNICATIONS INTERFACE
MOTOROLA
REV 1.1
11-13
(prescaler division only). The second table illustrates how the prescaler output can
be further divided by action of the SCI select bits (SCR0-SCR2). For example,
assume that a 9600 Hz baud rate is required with a 4 MHz oscillator frequency. In
this case the prescaler bits (SCP0-SCP1) could be congured as a divide-by-
thirteen. If a divide-by-thirteen prescaler is used, then the SCR0-SCR2 bits must
be congured as a divide-by-one. This results in a divide-by-one of the internal
processor clock to produce a 9600 Hz baud rate clock.
Figure 11-7. Rate Generator Division
SCR2
SCR1
SCR0
PRESCALER OUTPUT
DIVIDE BY
000
1
001
2
010
4
011
8
100
16
101
32
110
64
111
128
Table 11-1. Prescaler Highest Baud Rate Frequency Output
SCP1
SCP0
CLOCK* DIVIDED BY
SYSTEM CLOCK (SCLK)
2M
1M
62.5K
38.4
0
1
125 KHz
62.5KHz
3906 Hz
2400 Hz
0
1
3
41.666 KHz
20.833 KHz
1302 Hz
800 Hz
1
0
4
31.250 KHz
15.625 KHz
977 Hz
600 Hz
1
13
9600 Hz
4800 Hz
300 Hz
185 Hz
* This clock is the system clock (SCLK) shown in Figure 11-7.
DIV
2, 4 OR 64
SCI RECEIVE
CLOCK (RT)
OSC
SCP0, SCP1
PRESCALER
CONTROL
N
SCR0, SCR1, SCR2
SCI SELECT RATE
CONTROL
M
DIV
2
XOSC
SEL
SYS1
SYS0
DIV
16
SCI TRANSMIT
CLOCK (TX)
SCLK
相關(guān)PDF資料 |
PDF描述 |
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