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參數(shù)資料
| 型號： | EC000UM |
| 英文描述： | EC000 Core User＇s Manual (SCM68000) |
| 中文描述： | EC000核心用戶手冊（SCM68000） |
| 文件頁數(shù)： | 139/145頁 |
| 文件大?。?/td> | 829K |
| 代理商： | EC000UM |
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Exception Processing
4-8
EC000 CORE PROCESSOR USER’S MANUAL
MOTOROLA
The bus cycle ends in S7 when the SCM68000 negates the address and data strobes, and
the test clock goes low. The AVECB signal must be removed within one clock cycle after the
negation of address strobe.
Data transfer acknowledge (DTACKB) must not be asserted while AVECB is asserted. The
state machine in the processor looks for DTACKB to identify an asynchronous bus cycle and
Figure 4-3. Autovector Operation Timing Diagram
AVECB
FC2–FC0
CLKI
A3–A1
ASB
D15–D8
S6
S0 S2
S0 S2 S4
S4
S6 S6 S8
S12
S16
S20
A31–A4
UDSB
LDSB
RWB
DTACKB
D7–D0
IPLB2–IPLB0
DSB
ERWB
STACK LOW
WORD OF
PC ON SSP
AUTOVECTOR *
OPERATION
Although both UDSB and LDSB are asserted, no data is read from the bus during the
autovector cycle. The vector number is generated internally.
An autovector operation will take between 10 and 18 clock cycles. See the best
and worst case examples on the following pages.
NOTE:
*
A0
DOEB
AOEB
COEB
RMCB
SIZ1–SIZ0
TSCAE
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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