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參數(shù)資料
| 型號： | EC000UM |
| 英文描述： | EC000 Core User＇s Manual (SCM68000) |
| 中文描述： | EC000核心用戶手冊（SCM68000） |
| 文件頁數(shù)： | 125/145頁 |
| 文件大?。?/td> | 829K |
| 代理商： | EC000UM |
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Bus Operation
MOTOROLA
EC000 CORE PROCESSOR USER’S MANUAL
3-39
inserted as required to allow sufficient response time for the external device. The following
state-by-state description of the bus cycle differs from those descriptions in 3.1.1 Read
Cycle and 3.1.2 Write Cycle by including information about the important timing parameters
that apply in the bus cycle states.
Figure 3-33 shows a synchronous read cycle and the important timing parameters that
apply. The timing for a synchronous write cycle, including relevant timing parameters, is
shown in Figure 3-34.
STATE 0
The bus cycle starts in S0, during which the clock is high. At the rising edge of S0, the
function code for the access is driven externally. Parameter #6A defines the delay from
this rising edge until the function codes are valid. The address of the accessed device is
driven externally with an assertion delay defined by parameter #6. The RWB and ERWB
signals are driven to logic high; parameter #18 defines the delay from the same rising
edge to the transition of RWB. The minimum value for parameter #18 applies to a read
Figure 3-33. Synchronous Read Cycle
A31–A0
UDSB and/or LDSB
RWB
ASB
CLKI
DTACKB
9
S0
S1
S2
S3
S4
S5
S6
S7
S0
18
47
27
D15–D0
6A
FC2–FC0
and DSB
29
28
12
ERWB
6
28
47
C6
TSCAE
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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