參數(shù)資料
型號： SAA7108
廠商： NXP Semiconductors N.V.
元件分類： Codec
英文描述： PC-CODEC
中文描述： PC的編解碼器
文件頁數(shù)： 110/202頁
文件大小： 983K
代理商： SAA7108
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2004 Mar 16
110
Philips Semiconductors
Product specification
PC-CODEC
SAA7108E; SAA7109E
C
0
Clock input timing (XCLK)
parallel capacitance
3.5
±
20%
pF
T
cy
δ
t
r
t
f
Data and control signal input timing X port, related to XCLK input
cycle time
duty factors for t
LLCH
/t
LLC
rise time
fall time
31
40
50
45
60
5
5
ns
%
ns
ns
t
SU;DAT
t
HD;DAT
Clock output timing
input data set-up time
input data hold time
10
3
ns
ns
C
L
T
cy
δ
output load capacitance
cycle time
duty factors for
t
XCLKH
/t
XCLKL
rise time
fall time
15
35
35
50
39
65
pF
ns
%
t
r
t
f
Data and control signal output timing X port, related to XCLK output (for XPCK[1:0] 83H[5:4] = 00 is default);
note 2
0.6 to 2.6 V
2.6 to 0.6 V
5
5
ns
ns
C
L
t
OHD;DAT
t
PD
output load capacitance
output hold time
propagation delay from
positive edge of XCLK
output
15
14
24
50
pF
ns
ns
C
L
= 15 pF
C
L
= 15 pF
Control signal output timing RT port, related to LLC output
C
L
t
OHD;DAT
t
PD
output load capacitance
output hold time
propagation delay from
positive edge of LLC
output
15
14
24
50
pF
ns
ns
C
L
= 15 pF
C
L
= 15 pF
ICLK output timing
C
L
T
cy
δ
t
r
t
f
Data and control signal output timing I port, related to ICLK output (for IPCK[1:0] 87H[5:4] = 00 is default)
output load capacitance
cycle time
duty factors for t
ICLKH
/t
ICLKL
rise time
fall time
15
31
35
50
45
65
5
5
pF
ns
%
ns
ns
0.6 to 2.6 V
2.6 to 0.6 V
C
L
output load capacitance at
all outputs
output data hold time
15
50
pF
t
OHD;DAT
C
L
= 15 pF
12
ns
SYMBOL
PARAMETER
CONDITIONS
MIN.
TYP.
MAX.
UNIT
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