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參數(shù)資料
| 型號： | IT8673F |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | GT 35C 35#12 SKT PLUG |
| 中文描述： | 先進(jìn)的輸入/輸出（高級I / O）的初步規(guī)范V0.5 |
| 文件頁數(shù)： | 61/128頁 |
| 文件大小： | 780K |
| 代理商： | IT8673F |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁當(dāng)前第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
IT8673F
1
51
Table 11-6. Data Rate Select Register (DSR)
Bit
Symbol
Name
Description
7
S/W
RESET
POWER
DOWN
Software Reset Software Reset. It is active high and shares the same function with the
RESET# of the DOR except that this bit is self-clearing.
Power Down
When this bit is written with a “1”, the floppy controller is put into manual low
power mode. The clocks of the floppy controller and data separator circuits
will be turned off until a software reset or the Data Register or Main Status
Register is accessed.
Not Used
-
Precompensation
Select
precompensation that will be applied to the WDATA# pin. Track 0
is the default starting track number, which can be changed by the
CONFIGURE command for precompensation.
PRE_COMP Precompensation Delay
111
001
010
011
100
101
110
000
Default Precompensation Delays
Data Rate
Precompensation Delay
1Mbps
500Kbps
300Kbps
250Kbps
125.0 ns
Data Rate
Select
00
01
10
11
6
5
NU
4-2
PRE-COMP
2-0
These three bits are used to determine the value of write
0.0 ns
41.7 ns
83.3 ns
125.0 ns
166.7 ns
208.3 ns
250.0 ns
Default
41.7 ns
125.0 ns
125.0 ns
1-0
DRATE1-0
Bits 1-0
Data Transfer Rate
500 Kbps
300 Kbps
250 Kbps (default)
1 Mbps
11.4.8.5 Data Register (FIFO, FDC Base Address + 05h)
This is an 8-bit
read/write
register. It transfers command information, diskette drive status information, and
the result phase status between the host and the FDC. The FIFO consists of several registers in a stack.
Only one register in the stack is permitted to transfer information or status to the data bus at a time.
Table 11-7. Data Register (FIFO)
Bit
Symbol
Name
Description
7-0
Data
Command information, diskette drive status, or result phase status data.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IT8687R | GT 35C 35#12 SKT PLUG |
| ITC1000 | GT 85C 85#16 SKT PLUG |
| ITF86130SK8T | N-Channel, Logic Level, Power MOSFET(N溝道邏輯電平功率MOS場效應(yīng)管) |
| ITF86182SK8T | 11A, 30V, 0.0115 Ohm, P-Channel, Logic Level, Power MOSFET |
| ITF87012SVT | 6A, 20V, 0.035 Ohm, N-Channel,2.5V Specified Power MOSFET(6A, 20V, 0.035Ω N溝道2.5V專用功率MOS場效應(yīng)管) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IT8687R | 制造商:ITE 功能描述: |
| IT86B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|600V V(DRM)|8A I(T)RMS|TO-220 |
| IT86C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|600V V(DRM)|8A I(T)RMS|TO-220 |
| IT86F | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|600V V(DRM)|8A I(T)RMS|TO-220 |
| IT86G | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:TRIAC|600V V(DRM)|8A I(T)RMS|TO-220 |
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