參數(shù)資料
型號(hào)： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 98/378頁(yè)
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代理商： AMD-8131
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98
Functional Operation
Chapter 3
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
These error conditions are reported in the corresponding receive descriptors. The RcvFCSErrors,
RcvAlignmentErrors, or RcvMissPkts counter is also incremented when one of these events occurs.
3.10.7
Statistics Counters
In order to provide network management information with minimum host CPU overhead, the network
controller automatically maintains a set of 32-bit controller statistics counters.
The host CPU can access the statistics counters two ways; it can force all counters to be cleared in one
operation, or it can read a single 32-bit counter in one operation.
The host CPU can clear all counters by executing the following steps:
1. Poll the MIB_ CMD_ACTIVE bit in the MIB_ADDR register until this bit is 0.
2. Set the MIB_CLEAR bit and clear the MIB_RD_CMD bit in the MIB_ADDR register.
The MIB_CMD_ACTIVE bit is automatically cleared to 0 when the counters have all been cleared.
The MIB_CLEAR command takes about 1.3
μ
s.
The host CPU can read any statistics counter indirectly through the MIB_ADDR and MIB_DATA
registers as described in Section 4.10.1 on page 306. The addresses that should be written to the MIB-
ADDR register are shown in Table 27 on page 99 and Table 28 on page 102. When the host CPU sets
the RD_CMD bit in the MIB_ADDR register, the controller loads the contents of the selected MIB
counter into the MIB_DATA register between 210 ns and 2
μ
s later.
3.10.7.1
Receive Statistics Counters
The receive statistics counters are defined and the Management Information Base (MIB) objects that
they support are listed in Table 26 on page 98.
For these counters, a valid frame is defined as a frame that has a correct FCS value and whose length
is between 64 octets and a maximum frame size that depends on the state of the JUMBO and VSIZE
bits (CMD3, bits 21 and 20). If both of these bits are 0, the maximum frame size is 1518 octets.
Setting the JUMBO bit adds 7500 octets to the maximum frame size, and setting the VSIZE bit adds
4 octets.
The Maximum Valid Frame size is summarized in Table 26 on page 98.
Frames longer than 9022 bytes can be received or transmitted successfully, but they are counted as
oversized frames. However, frames longer than 65536 bytes might not be handled properly.
Table 26.
Maximum Valid Frame Size
JUMBO
VSIZE
Max. Valid Frame Size
(Octets)
1518
1522
9018
9022
0
0
1
1
0
1
0
1
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