參數(shù)資料
型號： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁數(shù)： 50/378頁
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代理商： AMD-8131
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50
Functional Operation
Chapter 3
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
3.4.5
Real-Time Clock (Logic Powered by VDD_COREAL)
The real-time clock logic requires an external 32-kHz oscillator. It includes a clock and calendar
timer, an alarm which generates an interrupt, and 256 bytes of non-volatile RAM. It is register
compatible with the legacy PC real-time clock. It meets ACPI real-time clock requirements. The real-
time clock resides on the VDD_COREAL power plane.
3.5
Enhanced IDE Controller
The enhanced IDE controller supports independent primary and secondary ports. Each port supports
two drives. Supported protocols include PIO modes 0-4, multi-word DMA modes 0-2, ultra DMA
modes 0-1, 2 (ATA-33), 3, 4 (ATA-66), 5 (ATA-100), and 6 (ATA-133).
The IDE ports can be individually controlled through DevB:1x54 such that the drives can be powered
down.
3.6
System Management Bus 2.0 Controller
3.6.1
Functional Overview
The SMBus controller is designed to implement an SMBus 2.0 compliant host and slave device. The
SMBus controller constitutes a PCI function with its according PCI configuration header. Host
accesses to the SMBus controller are accomplished through an ACPI 2.0 Chapter 13 compliant host
interface comprising a data and a status/command port. See the ACPI 2.0 specification, Sections
13.1–13.7 for operational details of that interface.
Notes:
1. The SMBus controller target state machine accepts neither non-defined commands nor out-of-
order data accesses like write accesses to the data port without a preceding write access to the
command port. In those situations, the access is terminated by a master abort.
2.
An out-of-order write access to the command port
r
e-initialize
s
the target state machine to that
latter command. To this effect a write access to the command port starting a write command
following a preceding read command
t
erminate
s
that read command and re-initialize
s
the target
state machine to the write command.
3.6.2
Interrupts
See Figure 6 on page 52 for the interrupt structure of the SMBus controller. All interrupts can be
configured by DevB:2x48[SET_SCISTS_EN, SET_INTSTS_EN] to generate an SMI or SCI through
PM20[SMBC_STS] or a PCI interrupt through SC08[INT_STS]. The internal interrupt sources
comprise the events associated with SC04[SCI_EVT, OBF, IBF] as described by chapter 13 of the
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AMD-8131BLCFW 制造商:Rochester Electronics LLC 功能描述:- Bulk
AMD-8131BLCT 制造商:Rochester Electronics LLC 功能描述:- Tape and Reel
AMD-8131BLCW 制造商:Rochester Electronics LLC 功能描述:- Bulk
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