參數(shù)資料
型號(hào)： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 141/378頁(yè)
文件大?。?/td> 3300K
代理商： AMD-8131
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Chapter 4
Registers
141
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
PCI Bridge Memory Base-Limit Registers
DevA:0x1C, DevA:0x20 and DevA:0x24
These registers specify the I/O-space (DevA:0x1C), non-prefetchable memory-space (DevA:0x20),
and prefetchable memory-space (DevA:0x24) address windows for transactions that are mapped to
the secondary PCI bus as follows:
PCI I/O window =
{16'h0000,DevA:0x1C_IOLIM,12'hFFF} >= address >=
{16'h0000,DevA:0x1C_IOBASE,12'h000};
PCI non-prefetchable memory window =
{DevA:0x20_MEMLIM,20'hF_FFFF}
{DevA:0x20_MEMBASE,20'h0_0000};
PCI prefetchable memory window =
{DevA:0x24_PMEMLIM,20'hF_FFFF}
{DevA:0x24_PMEMBASE,20'h0_0000};
>= address >=
>= address >=
These windows may also be altered by DevA:0x3C[VGAEN, ISAEN]. When the address (from either
the host or from a secondary PCI bus master) is inside one of the windows, then the transaction is
assumed to be intended for a target that sits on the secondary PCI bus. Therefore, the following
transactions are possible:
Host-initiated transactions inside the windows are sent to the PCI bus.
Secondary PCI-initiated transactions inside the windows are not claimed by the IC.
Host initiated transactions outside the windows that are not claimed by any other functions within
the IC are passed to the LPC bus.
Secondary PCI initiated transactions outside the windows are claimed by the IC using medium
decoding and passed to the host.
If IOBASE > IOLIM, MEMBASE > MEMLIM, and PMEMBASE > PMEMLIM, then
no
host-
initiated transactions are forwarded by the secondary PCI bus and
all
secondary-PCI-bus-initiated
memory and I/O (not configuration) transactions are forwarded to the host.
DevA:0x1C
Default:
0200 00F0h.
Attribute:
See below.
Bits
31
Description
DPE. Detected parity error.
Read; set by hardware; write 1 to clear. 1=The IC detected an address
parity error as the target of a secondary PCI bus cycle or a data parity error as the target of a
secondary PCI bus write cycle or a data parity error as the master of a secondary PCI bus read cycle.
RSE. Received system error.
Read; set by hardware; write 1 to clear. 1=The IC detected assertion
of SERR_L. Note: this bit is cleared by PWROK reset but not by RESET_L.
RMA. Received master abort.
Read; set by hardware; write 1 to clear. 1=The IC received a master
abort as a master on the secondary PCI bus. Note: this bit is cleared by PWROK reset but not by
RESET_L.
RTA. Received target abort.
Read; set by hardware; write 1 to clear. 1=The IC received a target
abort as a master on the secondary PCI bus. Note: this bit is cleared by PWROK reset but not by
RESET_L.
30
29
28
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