參數(shù)資料
型號(hào)： AMD-8131
英文描述： AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet
中文描述： AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表
文件頁(yè)數(shù)： 69/378頁(yè)
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代理商： AMD-8131
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Chapter 3
Functional Operation
69
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
See the AC '97 specification for further information.
3.8.2
AC ‘97 Serial Link Interfac
e
The AC ‘97 serial link interface is designed to be AC '97 revision 2.2 compliant. For a detailed
description of the AC-link interface see the AC '97 specification.
The IC supports up to two ACSDI signals for use with a primary and secondary codec. Depending on
which codec (AC, MC, AMC) is attached, various input slots might be valid or invalid. With the
exception of the input tag slot 0 those input slots must be completely orthogonal, i.e., no two data
slots at the same location are valid on both input signals. This precludes the use of two similar codecs
(e.g., two ACs or MCs) that use the same data slots.
The codec ready bit 15 of input slot 0 indicates whether the codec on the AC-link is ready for normal
operation. The codec ready bits from the input slots 0 at ACSDI0 and ACSDI1 are visible through the
Global Status controller register. Software must further probe the Powerdown Control/Status register
in the codec to determine exactly which subsections, if any, are ready.
The output slot 1 provides a command port to control features and monitor status of an AC ‘97 codec.
The control interface architecture supports read/write accesses to a maximum of 64 16 bit codec
registers, addressable on even byte boundaries. Only the even register addresses are valid.
The input slot 1 tag bit in input slot 0 only pertains to the Control Register Index data from a previous
read. Slot request bits are always valid and thus have to be checked independent of the slot 1 tag bit.
The IC does implement transmission of GPIO values to the codec in output slot 12. The values of the
bits in this slot are the values written to the GPIO Pin Status codec register at 54h/D4h. The following
rules govern the usage of slot 12.
Slot 12 is marked invalid by default on coming out of reset and
remains i
nvalid until a GPIO Pin
Status codec register write.
A GPIO Pin Status codec register write
causes t
he write data to be transmitted in slot 12 in the
next possible frame, with slot 12 marked valid, and the address/data information to be transmitted
in slots 1 and 2 of the same frame.
After the first GPIO Pin Status codec register write, slot 12 remains valid for all following frames.
The data transmitted in slot 12 is the data last written to the GPIO Pin Status codec register. Any
subsequent write to the register
causes t
he new data to be sent out in the next frame.
Slot 12 gets invalidated after the following events: SM reset, AC ‘97 cold reset, warm reset, and
hence a wake-up from S3/S4/S5. Slot 12 remains invalid until the next GPIO Pin Status codec
register write.
The content of the GPIO Pin Status codec register is to be returned in slot 12 of every input frame.
Reads from GPIO Pin Status codec register at 54h/D4h are not transmitted across the link in slots 1
and 2. The data from the most recent slot 12 is stored in a controller shadow register and is returned.
That data is also accessible in the MC48 AC ‘97 controller register.
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