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參數(shù)資料
| 型號： | AMD-8131 |
| 英文描述： | AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet |
| 中文描述： | AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 111/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8131 |
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Chapter 3
Functional Operation
111
24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
Figure 26.
Frame Format at the MII Interface Connection
The preamble (if present) is followed by a start field (ST) and an operation field (OP). The operation
field (OP) indicates whether the network controller is initiating a read or write operation. This field is
followed by the external PHY address (PHYAD) and the register address (REGAD). The PHY
address of 1Fh is reserved and should not be used.
The register address field is followed by a bus turnaround field. During a read operation, the bus
turnaround field is used to determine if the external PHY is responding correctly to the read request or
not. The network controller floats the MDIO for both MDC cycles.
During the second cycle of a read operation, if the external PHY is synchronized to the network
controller, the external PHY drives a 0. If the external PHY does not drive a 0, the network controller
signals a MREINT (INT0, bit 16) interrupt, if MREINTEN (INTEN0, bit 16) is set to a 1. This
interrupt indicates that the network controller had an MII management frame read error and that the
data read is not valid.
During a write access the network controller drives a 1 for the first bit time of the turnaround field and
a 0 for the second bit time.
After the Turn Around field comes the data field. For a write access the network controller fills this
field with data to be written to the PHY device. For a read access the external PHY device fills this
field with data from the selected register.
The last field of the MII Management Frame is an IDLE field that is necessary to give ample time for
drivers to turn off before the next access.
MII management frames transmitted through the MDIO pin are synchronized with the rising edge of
the Management Data Clock (MDC). The network controller drives the MDC to 0 and three-states the
MDIO any time the MII Management Port is not active.
To help to speed up the reading and writing of the MII management frames to the external PHY, the
MDC can be sped up to 10 MHz by setting the FMDC bits in CTRL2. The IEEE 802.3 specification
requires use of the 2.5-MHz clock rate, but 5 MHz and 10 MHz are available for the user. The
intended applications are that the 10-MHz clock rate can be used for a single external PHY on an
adapter card or motherboard. The 5-MHz clock rate can be used for an exposed MII with one external
PHY attached. The 2.5-MHz clock rate is intended to be used when multiple external PHYs are
connected to the MII Management Port or if compliance to the IEEE 802.3 standard is required.
Preamble
1111....1111
OP
10 Rd
01 Wr
PHY
Address
Register
Address
TA
Z0 Rd
10 Wr
Data
2
Bits
5
Bits
5
Bits
2
Bits
32
Bits
ST
01
2
Bits
16
Bits
1
Bit
Idle
Z
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