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參數(shù)資料
| 型號： | AMD-8131 |
| 英文描述： | AMD-8131 - AMD-8131 HyperTransport PCI-X Tunnel Data Sheet |
| 中文描述： | AMD的8131 -的AMD - 8131 HyperTransport的PCI - X的隧道數(shù)據(jù)表 |
| 文件頁數(shù)： | 322/378頁 |
| 文件大?。?/td> | 3300K |
| 代理商： | AMD-8131 |
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322
Registers
Chapter 4
AMD-8111 HyperTransport I/O Hub Data Sheet
24674
Rev. 3.00
April 2003
AMD Preliminary Information
LAN Ethernet Controller Command 0 (CMD0)
ENC048
Default:
Bits
31
0000_0000h
Description
VALBIT3
.
Value bit for byte 3
. Read-write. The value of this bit is written to any bits in the CMD0
register that correspond to bits in the CMD0[30:24] bit map
fi
eld that are set to 1.
30:24 Reserved.
23
VALBIT2
.
Value bit for byte 2
. Read-write. The value of this bit is written to any bits in the CMD0
register that correspond to bits in the CMD0[22:16] bit map
fi
eld that are set to 1.
22:17 Reserved.
16
RDMD0. Receive Demand for ring 0
. write-only; write mode R. When set causes the Descriptor
Management Unit to access the Receive Descriptor Ring if it does not already own the next descriptor.
This bit is also reset when the RUN bit is cleared.
15
VALBIT1
.
Value bit for byte 1
. Read-write. The value of this bit is written to any bits in the CMD0
register that correspond to bits in the CMD0[14:8] bit map
fi
eld that are set to 1.
14:12 Reserved.
11
TDMD3. Transmit Demand for ring 3
. write-only; write mode R. Which when set causes the Buffer
Management Unit to access the Transmit Descriptor Ring. This bit is also reset when the RUN bit is
cleared.
10
TDMD2. Transmit Demand for ring 2
. write-only; write mode R. Which when set causes the Buffer
Management Unit to access the Transmit Descriptor Ring. This bit is also reset when the RUN bit is
cleared.
9
TDMD1. Transmit Demand for ring 1
. write-only; write mode R. Which when set causes the Buffer
Management Unit to access the Transmit Descriptor Ring. This bit is also reset when the RUN bit is
cleared.
8
TDMD0. Transmit Demand for ring 0
. write-only; write mode R. Which when set causes the Buffer
Management Unit to access the Transmit Descriptor Ring. This bit is also reset when the RUN bit is
cleared.
7
VALBIT0
.
Value bit for byte 1
. Read-write. The value of this bit is written to any bits in the CMD0
register that correspond to bits in the CMD0[6:0] bit map
fi
eld that are set to 1.
6
UINTCMD. User Interrupt Command
. write-only; write mode R. UINTCMD can be used by the host
to generate an interrupt unrelated to any network activity. Writing a 1 to this bit causes the UINT bit in
the Interrupt Register to be set to 1, which in turn causes INTA to be asserted if interrupts are enabled.
This bit is also reset when the RUN bit is cleared.
5
RX_FAST_SPND. Receive Fast Suspend
. Read-write; write mode R. Setting this bit causes the
receiver to suspend its activities as quickly as possible without stopping in the middle of a frame
reception. Setting RX_FAST_SPND does not stop the DMA controller from transferring frame data
from the receive FIFO to host memory. If a frame is being received at the time that RX_FAST_SPND is
set to 1, the reception of that frame is completed, but no more frames are received until
RX_FAST_SPND is cleared to 0. After the receiver has suspended its activity, the RX_SUSPENDED
bit in the Status register and the Suspend Interrupt (SPNDINT) bit in the Interrupt register are set,
which causes an interrupt to occur if interrupts are enabled and the SPNDINTEN bit in the Interrupt
Enable register is set. This bit is also reset when the RUN bit is cleared.
Attribute:
see below.
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| AMDATHLON64 | AMD Athlon 64 - Report of Management on Processor Performance Benchmarks AMD Athlon 64 Processor 3200+ |
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