
Table of Contents
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24674
Rev. 3.00
April 2003
AMD-8111 HyperTransport I/O Hub Data Sheet
AMD Preliminary Information
3.10.12 Network Port Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
3.10.13 Auto-Negotiation Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
3.10.14 Regulating Network Traffic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118
3.10.15 Delayed Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123
3.10.16 Power Management Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
3.10.17 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
Chapter 4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
4.1
Register Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
4.1.1
Configuration Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135
4.1.2
Register Naming and Description Conventions . . . . . . . . . . . . . . . . . . . . . . . . .136
4.1.3
Positively- and Subtractively-Decoded Spaces . . . . . . . . . . . . . . . . . . . . . . . . .138
4.2
PCI Bridge Configuration Registers (DevA:0xXX) . . . . . . . . . . . . . . . . . . . . . . . . . . .139
4.3
LPC Bridge Configuration Registers (DevB:0xXX) . . . . . . . . . . . . . . . . . . . . . . . . . .149
4.4
Legacy Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164
4.4.1
Miscellaneous Fixed I/O Space Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164
4.4.2
Legacy DMA Controller (DMAC) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . .167
4.4.3
Legacy Programmable Interval Timer (PIT) Registers . . . . . . . . . . . . . . . . . . .169
4.4.4
Legacy Programmable Interrupt Controller (PIC) . . . . . . . . . . . . . . . . . . . . . . .170
4.4.5
IOAPIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .173
4.4.6
Watchdog Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .175
4.4.7
High Precision Event Timer Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176
4.4.8
Real-Time Clock Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .183
4.5
Enhanced IDE Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
4.5.1
Enhanced IDE Configuration Registers (DevB:1xXX) . . . . . . . . . . . . . . . . . . .184
4.5.2
EIDE Bus Master I/O Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .193
4.6
System Management Bus 2.0 Controller Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . .195
4.6.1
System Management Bus Configuration Registers (DevB:2xXX) . . . . . . . . . .195
4.6.2
SMBus Controller Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .197
4.6.3
Host Controller Interface Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .200
4.7
System Management Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .203
4.7.1
System Management Configuration Registers (DevB:3xXX) . . . . . . . . . . . . . .203